Чи можна використовувати сигнал Вчинено в FPGA для скидання моєї конструкції

G

Guest

Guest
Iam використанням Sparatn II 200 підключений до XC18V02
Я заснував, що програмування FPGA займає багато часу, щоб я втрачу мій господар скинути ...
Питання: Чи можу я використовувати зробили сигнал внутрішньо скинути мій дизайн?

 
не все так просто.
Для використання необхідно зробити, щоб цей сигнал замикання всередині FPGA, на самом деле робити йде високими, коли пристрій знаходиться corretly налаштований.Xilinx sayd, що після ви можете керувати цим висновком у противному випадку, якщо ви не зразок цього сигналу у вас є пристрій весь час майорить.
Кращий вибір я думаю, це використовувати функцію автозапуску.Це макрос, який ви можете інстанціровать в Девіч.
Будь ласка, зверніться до Xilinx Керівництво як use.Bye.
Г.

 
Я думаю, що це можливо.Простий логічної схеми необхідно поза FPGA, для винесення правильного затримку зробили (я думаю, що затримка може бути невеликий, не більше ніж на 2 або 3 такту), а то я думаю, робити може бути хорошим джерелом для цього.Так що я думаю, ви можете додати простий CPLD на ваш рада і зробити хороший сигнал скидання від завершення.
Я не використовував його запуску до цих пір, але ми використовували Вчинено сигналу скидання джерела в нашій схеми.

 
Ви можете використовувати ВЧИНЕНО сигнал диска Скинути IC, таких як Максим MAX6387.Вихід MAX6387 є 140ms затриманий імпульс, щоб змінити свій PLD.

 
Привіт,
використовувати GTS і GSR для ініціалізації u'r системи.
БРМ

 
Привіт brmadhukar,
Чи можете ви пояснити більше, як використовувати GTS і GSR в ініціалізації мій
дизайн; Якщо у вас є посилання на PDF або зразок коду, який буде краще

 
для FPGA itselft, буде скинутий автоматично після налаштування.не треба лікувати його користувачем.

 
Я не думаю, після налаштування ви повинні контролювати свій код скидання (як я думаю) ...
Я заснував обмежити, які можуть бути використані в UCF для ініціалізації значень сигналів, у форматі, як слід

INST "сигнал назву" INIT = значення;

 
Xilinx не рекомендує використовувати GSR для глобального скидання.Перевірити свою посилання "Використання спеціального глобального Set / Скидання ресурсів" за адресою:

http://toolbox.xilinx.com/docsan/xilinx6/books/data/docs/sim/sim0036_7.html

Корінь

 
ydao пише:

для FPGA itselft, буде скинутий автоматично після налаштування.
не треба лікувати його користувачем.
 
Це спосіб створення сигнал скидання в FPGA після повної конфігурації.(Див. відповідь Xilinx Запис # 14425 детальніше)

- Генерувати внутрішній сигнал скидання
rstin <= user_reset або config_rst;

- Це фактична схема скидання, який виводить config_rst.Це чотири цикли регістра зсуву.

flop1: FDS карта порту (D => '0 ', C => clkin, Q => OUT1, S => '0');
flop2: FD карта порту (D => OUT1, C => clkin, Q => OUT2);
flop3: FD карта порту (D => OUT2, C => clkin, Q => OUT3);
flop4: FD карта порту (D => OUT3, C => clkin, Q => OUT4);

- Config_rst буде стверджувати на 3 такту.
config_rst <= OUT2 або OUT3 або OUT4;

 
Привіт wufengbo Ви сказали, що

"Коли йде ВЧИНЕНО високою, користувачеві логіки FPGA була пішов у своє первинне значення"

Я думаю, що станеться, якщо покласти початкове значення, як обмежити в UCF

Якщо не так, як ви керуєте цієї первісної вартості?

Крім того, стосується того, що ЕЛЕКТРО сказав, відповідь був направлений Xilinx Virtex II з родичами за допомогою DCM
На жаль, моя конструкція працює з Spartan II 200

 
Якщо у вас немає інших globle скидання в вашому дизайні, я думаю, єдиний шлях полягає у встановленні INIT attribute.But, якщо у вас є інший globle скидання в вашому дизайні, початкове значення те, що ви, зазначені в скидання condition.For наприклад, в наступних код Початкове значення 'your_signal' є HIGH.In замовчуванням всі регістри вартості LOW.

завжди @ (CLK posedge або negedge reset_b) починають
якщо (! reset_b) починають
your_signal <= 1'b1;
кінець
Ьедт
...
кінець
кінець

 
Зараз проблема полягає в тому, що також обмежує ініціалізації яка

INST "сигнал назву" INIT = значення;

не працює!
Я не знаю, чому?

Я читав на цьому сайті: http://toolbox.xilinx.com/docsan/xilinx5/data/docs/xsi/xsi0072_12.html

, Що відносно Установка атрибутів INIT

Перш ніж ви зможете застосувати INIT атрибут, який необхідно внести зміни в файл установки Synopsys, який знаходиться в:

$ XILINX / Synopsys / приклади / template.synopsys_dc.setup.

Зміна наступну рядок у файл.

edifout_write_properties_list = "instance_number \
pad_location частини "
Нової лінії, після змін, виглядає наступним чином.

edifout_write_properties_list = "instance_number \
pad_location частини "" INIT "

Я не можу знайти це місце; як Iam використанням ISE 6.1.03
і коли я шукав у папці Xilinx я не міг знайти подібний файл?

будь-який орган, знаєте, як вирішити цю проблему?будь-який орган зробив це практично?
Останній раз редагувався Вонн по 7 квітня 2004 16:25; редагувалось 1 раз в загальній складності

 
Привіт Вонн,

Вам не потрібно для підключення внутрішніх скинути ні до чого, щоб отримати певне значення після включення живлення.

Ваш ТФ буде владі до відомого стану, що є особливістю FPGA ви хочете використовувати

<img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="Роллінг очей" border="0" />

.

Давайте почнемо з нуля:

1) Навіть не думай про використання GSR / GTS, не ухваленого Xilinx у великій конструкції за рахунок внутрішніх затримок розповсюдження цих сигналів, лайно.
2) Якщо ви хочете, щоб ініціалізувати ваші ТФ до відомого станом ... написати VHDL / Verilog 'правильно' та інструменти (Synplify / Лев і ISE) буде робити роботу за вас.
3) Щоб отримати початкові значення не потрібно INIT речі в UCF (ви можете зробити це, але це подвійна робота)
4) Визначити сигналу називається щось на кшталт 'areset "у своїй верхній модуля і коли ви описуєте синхронний процес, використовувати його як:

якщо areset = '1 ', то
o1 <= '0 ';
o2 <= '1 ';
ELSIF rising_edge (CLK), то
o1 <=;
o2 <= B;
кінець, якщо;<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Дуже веселий" border="0" />ПАМ'ЯТАЙТЕ, що "areset" не існує у вашій конструкції, так що не пов'язано із зовнішнім контактний, просто використовували, щоб допомогти синтезатор для створення екземпляра право FF (FF скинути в "0" або "1").

При синтезі цієї конструкції синтезатора дасть вам попередження про "areset, не проблема.

Створіть свій дизайн з ISE, відкрийте редактор FPGA, перейдіть на 2 ТФ (О1 і О2) і відкрийте CLB, де вони були переходить в, для Spartan II ви побачите там INIT значення, призначене під час ', якщо areset = '1 ', потім'.

Це завжди працює, ви завжди отримаєте значення, яке ви хочете у вашому контакти / внутрішній ТФ після включення живлення.Якщо ви хочете скинути ви ТФ під час нормальної роботи вам доведеться використовувати зовнішній сигнал (не зроблено тому, що це assertes відразу після включення харчування

<img src="http://www.edaboard.com/images/smiles/icon_surprised.gif" alt="Здивований" border="0" />З повагою,

-Maestor

 
Це логіка рішення, але проблема в тому, що, коли я спробував це зробити synthizer дає мені близько 200 попередження і усуває багато сигнали від моєї конструкції, і, нарешті відображення несправних для завершення

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Питання" border="0" />Ні, щоб укласти:

Проблема в тому, мені потрібно первинних регістрів в моїй конструкції на початкове значення при включенні харчування

Я спробував GSR і STARTUP_SPARTAN2 компонента instantiationof
Результат: Збій
Я спробував використовувати спосіб maestor згадується
Результат: Впровадження вдалося

Пропоноване рішення:
Є використання обмежити в UCF ініціалізувати значення сигналів

Проблема: Я не знаю, чому не працює?може бути вона потребує налаштування або щось інше?

Інструмент використовується: ISE6.1

Чекаю ваших коментарів!

 
Справді, новий метод Xilinx є ДКР та TOC.
РПЦ: скидання конфігурації.
TOC: Tri-State від конфігурації.

 
Привіт,

Я думаю, ДКР та TOC модулі поведінкових моделей, так що ваш синтезатор дозволить оптимізувати їх.

На жаль Вонн, є у модельованих створити свій на всіх?

Якщо це так, як у вашої genenerate поведінкових 'RST?Ви можете використовувати компонент для створення РПЦ ти RST і, якщо ваш випробувальний стенд, як і раніше проходить.

Ви можете також розмістити попередження, які ви отримаєте в синтезі крок ... так що ми можемо допомогти локалізувати проблему ...

Ти користуєшся XST як ваш інструмент синтезу, тому що це дійсно лайно, навіть в 6,1 і раніше не вистачає цілого ряду речей, які доступні в Synpl! Ф або передує! Сіону, тому я хотів би запропонувати з допомогою іншого інструмента Синтез, щоб побачити, що відбувається .. .

Дайте нам знати, яким чином отримати у на ...

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Дуже веселий" border="0" />-Maestor

 
Я ви вивчили документи з Xilinx, ви знайдете як ДКР та ТОС вступили в силу.Для регістрів, р і г інструменти визнаються початковому стані і написати таку інформацію при створенні бітних файлів.Вам не потрібно лікувати її самостійно, але ви повинні використовувати скидання стилі, що синтез і застосування засобів може зізнаються.

 
Що я маю на увазі з ROC / компоненти TOC, що ...в процесі синтезу і реалізації, це сигнал скидання буде використовувати присвячена глобальної мережі державних і 3 не буде використовувати місцеві ресурси, як маршрутизація X! Linx хотів би сказати.

<img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="Роллінг очей" border="0" />Але ROC / TOC не те, що ви можете побачити в FPGA (ви не можете знайти його в FPGA редактор), він просто допомагає дизайнерові моделювати дизайн і змусити його / її написати HDL код, який буде розуміти Синтезатор і, отже, карту, що "скидання" лінії самовідданої логіка чіп.

-Maestor

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top