Ціле число Verilog та рег?

[davyzhu]

Привіт усім, я чув, що Verilog має цілий тип. Хтось сказав ціле число може бути зі знаком чи без. Як оголошувати ціле число? І яка різниця з цілими і р-он підписав [31:0] (2 з додатком)? Будь-які пропозиції будуть оцінені! З повагою, Деві

 

[eda_wiz]

Я думаю, ви cannt спеціально оголосити підписали або ціле число без знака, як у мові Сі. Значення буде зберігатися у вигляді підписаних при оголошенні число. немає ніякої різниці між рег [31:0] і ціле число, для синтезу.

 

[yuenkit]

ціле число підписаних 32 біт. Різниця між підписав рег 32 біт і ціле ... Мені сказали, що за ціле число, якщо значення досягає максимуму, наприклад 32'h7FFF_FFFF, незалежно від значення і додати, вартість залишиться 32'h7FFF_FFFF. але для підписаний рег, якщо і додати 1 для 32'h7FFF_FFFF, вартість піде на 32'h0000_0000. У мене немає часу, щоб переконатися, що. Скажіть мені, якщо ви переконалися, що

 

[maxsnail]

число буде котитися до 0, коли переповнення, так само як рег, він може бути використаний в порівнянні вирази, як і (я

 

[Thomson]

[Цитата = davyzhu] Привіт всім, я чув, що Verilog має цілий тип. Хтось сказав ціле число може бути зі знаком чи без. Як оголошувати ціле число? І яка різниця з цілими і р-он підписав [31:0] (2 з додатком)? Будь-які пропозиції будуть оцінені! З повагою, Деві [/ цитата] Див Verilog-2001 спец. Thomson