Хто-небудь знати Verilog перетворити на VHDL (може мені допомогти)

[niko_zhang]

Lic?

 

[viswanadh]

Вона буде конвертувати файли, що містять до всього лише 500 рядків коду.

 

[Guest]

Thanks ^ ^
ERR і спробуйте запустити її
як він хотів
я бачу тільки файл, який я можу прочитати

це Progam Thats допомогою прихованої або кілька файлів для мене читати?

 

[viswanadh]

ОК.Я зареєструвався, і тут посилання

Windows Executable
Код:

http://www3.syncad.com/ftp/v2vinstall.exe

 

[Guest]

Я зареєструвався, але після того як я представлю помилку ...
тому я нахиляє увійти в Мережі
Ви можете допомогти, будь ласка

це справді велика проблема велика для мене тепер haiz ~ ~ ~

 

[viswanadh]

Спробуйте це посилання
http://www.x-tekcorp.com/download.php

або

http://www.ascinc.com/products/verilog2vhdl/index.html

 

[jimjim2k]

Привіт

1.Використання Х-ЛПВЩ при ретельному параметри налаштування

TNX

 

[Guest]

Привіт jimjim2k

Thankss для відповіді

Але я не мають Х-ЛПВЩ

ERR ви можете мені допомогти, будь ласка ~ ~

що справді важливо для мене, будь ласка ~ ~

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Плачу або дуже засмучений" border="0" />конвертувати для мене

 

[Guest]

перетворення з Verilog на VHDL
Мені дуже потрібна допомога ~ ~

Модуль ЦАП (DACout, DACin, CLK, скидання);
вихідний DACout;
р DACout;
вхідний [ 'MSBI: 0] DACin;
введення Clk;
введення Reset;

р [ 'MSBI 2:0] DeltaAdder;
р [ 'MSBI 2:0] SigmaAdder;
р [ 'MSBI 2:0] SigmaLatch;
р [ 'MSBI 2:0] DeltaB;

Завжди @ (SigmaLatch) DeltaB = (SigmaLatch [ 'MSBI 2], SigmaLatch [' MSBI 2]) <<( 'MSBI 1);
Завжди @ (DACin або DeltaB) DelTaAdder = DACin DEltaB;
Завжди @ (DeltaAdder або SigmaLatch) SigmaAdder = DeltaAdder SigmaLatch;
Завжди @ (posedge Clk або posedge Скидання)
починати
якщо (Reset)
починати
SigmaLatch <= # 1 1'b1 <<( 'MSBI 1);
DACout <= # 1 1'b0;
кінець
ще
починати
SigmaLatch <== # 1 SigmaAdder;
DACout <= # SigmaLatch [ 'MSBI 2];
кінець
кінець
ENDMODULE