Три основні сумніви в Verilog ......

[Guru59]

1) вхід явисновок прор х, у, р
завжди @ (CLK)починатих <= I;у <= х;г <= у;кінецьприсвоїти про = г;
ЩО ТАКЕ перевага використання ВИЩЕ ФУНКЦІОНАЛЬНІСТЬ .....?

2) введення, бвихід з
C <= і (| б)
Що даний OUTPUT ...............?

3) вхід, бвихід з
з <= (а, Ь)
ЩО ABONE ...................? OUTPUT
Спасибі

 

[no_mad]

Привіт Guru59,

Найкращий спосіб отримати відповідь на всі ур Питання та відповіді зробити urself розумію, ви повинні зробити моделювання за urself і перевірити сигнал результат.

Ви можете використовувати будь-який Verilog симулятор для його імітації.Якщо у вас є синтезу інструмент, це ще краще.Узагальнити код і переконаєтеся в цьому urself ворота ланцюгів.

Якщо у вас виникли проблеми, ви можете звернутися до нас.

Мені шкода, не даючи ніякої відповіді у на ур Qs.Причина, я хочу тебе поставити деякі зусилля перше, і це найкращий спосіб для вивчення.

Ok

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Підморгувати" border="0" />З повагою,
no_mad

 

[sree205]

перше: брижі введення безпересадочний 3 провалів.
друге: якщо б це вектор, то його можна дізнатися, якщо 'б' має будь-якої з настільки ж '1 '.
третє: каскадних виробництва і b.

сподіваюся, що це допомагає.

 

[anilkumarv]

Перший брижі введення.Я не зрозумів друге питання.Третій відповідь конкатенації операції.

 

[hunter694]

1 / Цей код буде генерувати DataPath на апаратному рівні.кожен такт краю (позитивне або негативне) будуть рухатися даних один крок через трубопровід X- Y-> Z

2 / Ця заява буде першим обчислити побітове АБО всіх бітів в 'б' і в цьому випадку І (одно-розрядна версія) результати цієї роботи з 'а'

3 / Ця заява буде об'єднання сигналів "і" б "в єдиний сигнал 'з'

 

[ray123]

як правило, (2) та (3) слід використовувати замість блокування призначення.

 

[Guru59]

Дякуємо всім за ці чудові відповіді ..............Я запитав в інтерв'ю перше питання, що переваги використання брижі введення або трубопроводуСпасибі