Сумніви щодо випадку заява в VHDL / Verilog

[harisachin]

Зазвичай використовується випадку заява: Справа my_signal, коли => ..., а коли б => ...; коли інші => ...; кінець справі; Чи є різниця між цими коду і наступний код, в умов синтезу оптимізації? Справа '1 ', коли (my_signal =) => ... а коли (my_signal = б) => ... а коли (інші) => ...; кінець справі; я дізнався від 1 старший чоловік в промисловості, що останній код насправді вигідно з деяких причин. Я не був в змозі отримати від нього причин в силу обставин. Він сказав, що перший код буде syntheisze в більш компараторів ... Може хто-небудь, будь ласка, допоможіть мені знайти причину другий код краще, ніж перший?

 

[permute]

Це посилання буде пояснити деякі з цього: http://www.sunburst-design.com/papers/CummingsSNUG1999Boston_FullParallelCase.pdf

 

[TrickyDicky]

це схоже VHDL. У VHDL, це виглядає досить безглуздим. випадку '1 'має тільки один варіант (якщо щось = '1'). І випадки Arnt юридично холдингу це тому, що вони оцінюють в істина / неправда, яка є інший тип біт '1 '. Тепер, це, можливо, допомогли у дні, коли camparaters вартість більшої кількості логіки з точки зору відсотка, але тепер-adays сучасними приладами набагато краще писати код, який має сенс, а не спробувати врятувати непарні LUT / зареєструвати тут і там.

 

[FvM]

Друга конструкція ні правових, ні VHDL Verilog синтаксисом, так що це не зовсім ясно, яка різниця, яку ви маєте на увазі. На відміну від Verilog, VHDL не знає, паралельно випадків (перекриття умовах). Нарешті, якщо дві конструкції є функціонально еквівалентними, то вони, швидше за все, в кінцевому підсумку в тому ж самому рівні синтезу ворота duting список з'єднань.