Різниця до речі Адміністративна частина та відділ кінця в НВІС

[shivapugal]

Привіт всім, Im НВІС студент я шукав у мережі, але я не міг отримати точне відмінність між задньою і передньою наприкінці кінці методології в НВІС і ASIC розрахункова витрата. Я відчуваю, що було набагато відрізняється від PCB тому макет і дизайн передньої частини кінця. може хто-небудь мені це ясно. 1) Чому після виконання задньої частини ми повинні програмування в VHDL. ми будемо код PGM в чіпі. 2) ми розробляємо тільки ядро в задній частині, то як ми будемо підключати до основної чіп пакет? Pls ясно мені це. Спасибо заранее Шиви.

 

[arjun1110]

Привіт Шива, щодо Digital Design потік піде таким шляхом. RTL кодування (Verilog або VHDL) Синтез Floorplanning / PowerPlanning Розміщення Годинники Маршрутизація фізичної перевірки (LVS / ДРК) RTL кодування + Синтез ------> Front End Синтез + Floorplanning для фізичної перевірки -------- Backend синтезу бути частиною передньої частини або Backend, які можуть здійснюватися або інженер інтерфейс або Backend інженер. RTL кодування інженер званий інтерфейс інженер Reminaing кроки, які здійснюють звані фізичні інженера-конструктора або Backend інженер. Сподівається, що це допомагає Для отримання додаткової інформації на ASIC потік ви можете знайти на цьому форумі, ви отримаєте багато матеріалу. З повагою

 

[shivapugal]

Привіт Арджун, спасибі і за ваш швидку відповідь. ще два питання будуть задньої частини розроблений відповідно до RTL кодування? Після кодування ми будемо запобіжник код в чіп чи тільки задня частина розроблена відповідно до RTL кодування ж, як схема і PCB проектуванні? Завдяки Шиви.

 

[arjun1110]

Привіт Шива, як тільки ви зробили з RTL кодування, або ви можете піти з FPGA або Semi-Custom (той, який пояснив раніше) у залежності від ваших вимог. Щоб відповісти на ваше запитання. >> Буде задньої частини розроблений відповідно до RTL кодування? Існує немає як такої бекенда розроблено відповідно до RTL кодування. Я пропоную вам ознайомитися з деякими гарну книгу по ASIC Digital Design, який відвезе вас фактичний витрата дизайн, а також уточнити багато ваші сумніви. Удачи З повагою,

 

[pradeepkumar481]

Привіт shivapugal наскільки ASIC потік дизайн стурбований ви можете бачити посилання і спробуйте краще обшуки в GOOGLE http://users.encs.concordia...найдете цю інформацію корисною Спасибі Прадіп

 

[salma ali bakr]

[Цитата = shivapugal] Привіт всім, Im НВІС студент я шукав у мережі, але я не міг отримати точне відмінність між задньою і передньою наприкінці кінці методології в НВІС і ASIC розрахункова витрата. Я відчуваю, що було набагато відрізняється від PCB тому макет і дизайн передньої частини кінця. може хто-небудь мені це ясно. 1) Чому після виконання задньої частини ми повинні програмування в VHDL. ми будемо код PGM в чіпі. 2) ми розробляємо тільки ядро в задній частині, то як ми будемо підключати до основної чіп пакет? Pls ясно мені це. . Спасибо заранее Шиви [/quote] Існує не вдаючись до програмування в VHDL після бекенда код VHDL просто опис дизайну, який буде зроблений на чіпі Front End починається в дизайн RTL (VHDL чи Verilog) , і включає в себе функціональні перевірки (моделювання, формальної верифікації і т.д.), а в деяких випадках логічного синтезу, який також може бути частиною потоку Кінець Назад!