Розробка DDC (цифровий перетворювач частоти вниз)

[nytman]

привіт кожен,
Я новачок в VHDL, я маю на розробці DDC (цифровий перетворювач частоти вниз), в якому ми обробляємо РЧ, я хочу сказати, у нас є передня частина ВЧ дочірньої плати, які перетворюють у ВЧ-ПЧ (проміжної частоти). То цей сигнал проходить з АЦП і з АЦП ми отримуємо цифровий вихід ми повинні підходити до цих цифровим виходом через DDC,
так що будь-який 1 будь ласка запропонувати мені, звідки я почала, або запропонувати мені місце, де я знайшла VHDL DDC кодів.
Спасибо заранее

 

[mpatel]

Привіт,
Він є одним з основних річ інженерних комунікацій.Ви повинні читати книги з основ цифрового зв'язку.І інша справа, що кожен вниз конвертер на замовлення для конкретної вимоги частоти.Так вихідних кодів від інших робота не може допомогти вам на перших рук.Якщо ви не впевнені про проектування, то купити IP або краще вчитися і будувати Вашу систему.

У всякому разі, прийняти виходу з АЦП і помножте його на виході з місцевих осцилятори (DDS / НКО) і поставити фільтр низьких частот необхідної пропускної здатності після виходу цього множника.Ви отримаєте свій Down перетворений продукції.

Для вашого відома, що, коли вхідний РФ був перетворений в IF, цей процес також впав на перетворення.Можливо, вам слід розглянути, що основне значення.

 

[nytman]

Привіт сер,
Спасибо за ответ, я остаточного студентом рік, і я повинен представити мій останній проект протягом одного місяця, я маю на розробці 256 каналу DDC з інтерфейсом Rf, я просто закінчити Rf передній торцевій частині і отримати stucked в DDC, я купити Xilinx Virtex 5 FPGA та встановити ISC_DS інструмент симулятор, я успішно запустити кілька самостійної зробив мій VHDL програми, у мене є теоретичні знання мого проекту, але для її здійснення та практичної я так хвилювалася і з-за часу стримувати я Су бентежить, що як написати VHDL код для запуску DDC і як писати коди для CIC і КИХ-фільтра, я отримую РФ в IF сигналів і цифрових семплів з АЦП зі швидкістю 110 мега зразків / сек, Rf діапазоні частот 860-1 ГГц, швидкість обробки DDC буде 110 МГц, так що це коротке пояснення того, що я повинен робити, і з-за браку часу я питав за допомогою, а деякі місця, де я міг би отримати коди.
Чекаю Вашої відповіді.
Спасибо заранее

 

[mpatel]

Привіт,
Один місяць, як початківець надзвичайно важко здійснити це завдання.

1.Виконайте одну справу, а не написання VHDL код, використовуючи IP ядер легко доступні в Xilinx ISE.Ви можете знайти сердечники для РПІ, CIC, DDS / НКО / DCO.

2.РФ частота не має значення.Ви передали його IF.Скажіть, якщо діапазон частот.

3.Чи плануєте ви з недостатньою для АЦП?

4.Чи плануєте ви для цифровий PLL / Костас петель зі зворотним зв'язком по Down-перетворення або це просто прямий вперед з конверсії?

5.Що таке вихідний частоти НКО в вниз конверсії?Ви перетворення сигналів Zero-IF або який-небудь інший, якщо частота?

6.Всі 256 каналів не можуть бути перетворені в Zero-IF (смуги) у той же час.Вони мають різні несучі частоти, вірно?Ви повинні налаштувати своє НКО для кожного каналу, коли це дійсно потрібно в основний.Існує положення НКО IP Core вибрати центральну частоту, вибираючи різні змінні.Вам потрібно подивитися у документацію про це.

Оскільки ви знаєте, теорії, він повинен бути легко здійснити.Це та ж логіка, як в аналоговій зв'язку (ВЧ "ІФ"), але з фіксованим типом даних.Обережніше з НКО вибір частоти і CIC / РПІ смуги пропускання.

Я сподіваюся, що це допомагає.

 

[nytman]

Привіт сер,
На жаль для відповіді пізно, мій РФ передня частина отримала якась проблема, так була зайнята у виправленні цієї проблеми.
1.Як ви сказали мені, що замість написання VHDL код, використовуючи IP ядер легко доступні в Xilinx ISE, для моєї загальної програми я бібліотеці ieee.std_logic_1164.all використання, але я не можу зрозуміти, як називають ці IP ядер яких і йде о, вибачте за це.
2.IF діапазон частот поблизу близько 70 МГц.
3.Сер, я не можу зрозуміти цей момент: - Чи плануєте ви з недостатньою для АЦП?Як я дізнаюся, АЦП Передискретизація, з недостатньою.
4.Існує не локальний, його прямо вперед, вниз перетворення.
5.Так, я перетворення сигналів Zero-IF.
6.сер я просто так 256 каналів на 64 64 64 64, я намагаюся зробити 4 DDC кожного є 64 каналів, її моя ідея, що в мене в голові, якщо ви запропонуєте мені щось краще ваш тільки вітати, і я вже використання НКО для вибору каналу, як у сказав.
чекаємо Вашої відповіді
Спасибо заранее.

 

[Guest]

nytman, Xilinx є що-то називається "coregen", яка є аналогічною концепції як закритого файли джерела.Вони дають вам доступ до складних функцій, але, як правило, не використовується код.Часто вихід "Netlist", які можуть бути додані в проект.Xilinx має кілька ядер для CIC, ялиця і DDC додатків.

# 3, якщо у вас є 70MHz IF, то базової групи вибірки будуть зразка 140MSPS.трохи більше, якщо є сигнал з деякими пропускної здатності.

в той же час, відбір проб на 110MSPS викличе 70м синонімів до 40MHz (4fs/11).Якщо ви можете змінити частоту дискретизації, ви можете перемістити цю сторону FS / 4.Ви можете виявити, що більш низький відсоток, кращий вибір.

# 6, БПФ часто використовуються для channelized систем.Є кілька систем-Леве питання, і питання здійснення для розгляду.дійсно, його, ймовірно, краще, щоб видалити дана вимога, з першої спроби.

 

[nytman]

Привіт сер,
спасибі за ваш дорогоцінний пропозицію, я спробував, як ви сказали, і я отримав CIC компілятор IP Core, але я нічого не отримали у зв'язку із застосуванням DDC, я отримав тільки 2 бібліотеки 1 по CIC, а інший для РПІ, і ще одна річ я хотів би сказати вам, що ми використовуємо webpack ліцензії ISC_DS, чи є обмеження на IP Core бібліотеки в цьому пакеті?
Чекаю Вашої відповіді.
Спасибо заранее.