Роздільні підстави для аналогових і цифрових блоків

[calculus_cuthbert]

Привіт,

Я проектування ЛК VCO, які слідують один дільник частоти.Чи потрібно мати окремі підстави для аналогових і цифрових блоків?

Якщо це те, як я повинен це зробити у формат без використання потрійний добре процесу?Підкладка загальною для аналогових і цифрових блоків ..так це можливість мати окремі підставах без потрійним також процес??

Спасибо.

 

[sanredrose]

calculus_cuthbert писав:

Привіт,Я проектування ЛК VCO, які слідують один дільник частоти.
Чи потрібно мати окремі підстави для аналогових і цифрових блоків?Якщо це те, як я повинен це зробити у формат без використання потрійний добре процесу?
Підкладка загальною для аналогових і цифрових блоків ..
так це можливість мати окремі підставах без потрійним також процес??Спасибо.

 

[Pat_Mustard]

В залежності від цього процесу, однак якщо у вас є глибокий рів варіант то я б порекомендував розміщення guardring навколо вашого цифрового розділу
пов'язано з цифровою GND,
а потім креслення кільцем глибоких траншей ізоляції (на відміну від неглибоких траншеях ізоляції [ИППП]),
а потім інший guardring всього за
прив'язані до аналогових GND.Слід зазначити, що великі кільця глибокої траншеї ізоляції менш ефективним, він є, так що якщо ваша цифрова великий і аналогових порівняно невеликий потім звернути guardring / DTI / guardring структура навколо аналоговий з GNDs змінив.

Можливо, вам доведеться шукати свій процес керівництва про те, як отримати ці передавати LVS, то, ймовірно, один шар субстрату імен ви можете використовувати.

 

[Adamar]

Привет!
Я використанні Калибр для перевірки, і
я зацікавлений є щось на кшталт JoinNets в Калибр як це має місце в Assura?
потрійний шар і додати нові ГР, не актуальний, тому що я не можу змінити формат ...

Кілька місяців тому у нас були проблеми з Д
І підстави, але ми використовували Assura, і за допомогою joinnets в схематичному ми virtualy підключений цієї мережі, і в розташування ми
пов'язані неї шаром металу, а також resutl LVS була правильною, RCX побіг, і SD ADC було зроблено))

 

[saro_k_82]

На додаток до всіх порад, ви повинні використовувати CML flops за високі частоти циркуль.Вони стійкі до підкладці шуму і ввести трохи субстрату шуму.Вам не буде потрібно два окремих підстав потім.Це звернення з цією проблемою на рівні кореневого каталогу.

 

[calculus_cuthbert]

Привіт всім,

Дякуємо за ваші пропозиції.

Я з використанням заздалегідь розроблений JK фліп флопе розробити дільник частоти.Так що я не можу змінити фліп-флоп.Як мені потім продовжити?

Як мінімум субстрату шуму?У мене немає можливості використовувати потрійний добре процесу.

Я не знаю, методика складання охоронжп кільце.хтось може мені допомогти?Чому охоронець кільцем робити?Як це нижче субстрату шум?і яким чином і де я повинен поставити охоронжп кільце ..

Спасибо

 

[deepak242003]

Adamar писав:

Привет!

Я використанні Калибр для перевірки, і я зацікавлений є щось на кшталт JoinNets в Калибр як це має місце в Assura?

потрійний шар і додати нові ГР, не актуальний, тому що я не можу змінити формат ...Кілька місяців тому у нас були проблеми з Д І підстави, але ми використовували Assura, і за допомогою joinnets в схематичному ми virtualy підключений цієї мережі, і в розташування ми пов'язані неї шаром металу, а також resutl LVS була правильною, RCX побіг, і SD ADC було зроблено))

 

[calculus_cuthbert]

Дякуємо Діпак ..

Не могли б ви пояснити, як охоронець кільця допомогти ізолювати підставах??

Крім того, я повинен з ntap охоронець кільця або ptap охоронець кільця навколо цифрового блоку??

 

[climber73]

У калібру, ви можете вибрати CONNECT мережа
ім'я LVS варіант.

Bye Bye