Ворота рівня моделювання імітується ASIC / FPGA проект після логіка синтезу.Він може імітувати система розгляду воріт затримки без урахування проводки затримки.
Виконайте синтез і розміщення маршрутизації кроки (Фонд / Альянс або Qu (AT) rtus), заміну верхнього рівня дизайну файла у вашій RTL верстат з однієї, створених на здійснення інструменту (Фонд / Альянс або Qu (AT) rtus).Можливо, вам доведеться зробити деякі зміни, особливо для ініціалізації.
привіт
This site uses cookies to help personalise content, tailor your experience and to keep you logged in if you register.
By continuing to use this site, you are consenting to our use of cookies.
