G
Galos
Guest
Привіт, Може хто допоможе мені з кодом Verilog провідного нуля anticipator. Його робоча здається трохи складніше! Будь-який вид допомоги буде зрозуміло ... Спасибо 
Google? Не впевнений, що якщо нижче то, що вам потрібно, але це складно ... і досить швидко, в загальному - '1 'в положення' я 'на вході вектор задає '1' в положення 'я' у вихідний вектор і скидає всі вихідні біти нижче "я"; [синтаксис Verilog =] Модуль leading_zero (вхідний [BIT_W-1: 0] d_in, вихід рег [BIT_W-1: 0] d_out, вихід рег [NR_W-1: 0] nr_of_zero, вихід рег [NR_W-1: 0] one_position); localparam BIT_W = 16, NR_W = log2 (BIT_W); рег [BIT_W-1: 0] CLR; genvar я; генерувати для (я = 0; я