Проблеми компіляції Verilog

[davyzhu]

Привіт всім,

Є три компіляції проблема,

[1] адреса [15:0] = (Addr [7:0], address_low [7:0]);
"адреса" та "address_low" є р і "адреса" на вхід

Помилки
у "[": очікував: IDENT,
поряд ",": очікували: '('
Near ")": очікували: '('

[2] Else If (! Ale_n і psen_n і (адреса [15:8] == base_addr))

Помилки
поблизу "і": помилка синтаксису
Near ")": очікували: ',' ';'

[3] Справа (адреса [7:0])
STATUS_ADDR:

Помилки
Near "STATUS_ADDR": очікували: ';'

До речі, яка IDENT?

Привіт,

Деві Чжу

 

[news]

G.Skill zaprezentowal na targach CeBIT 2011 dyski SSD z rodziny Phoenix II, a teraz przedstawia serie dyskow SSD o nazwie Phoenix II Pro, wyposazonych w ten sam kontroler (SandForce 2281) ale zapewniajacych wieksza wydajnosc I/O - do 60,000 IOPS.
Seria Pro posiada rowniez interfejs SATA...

Read more...

 

[Big Boy]

Ви впевнені, що для компіляції Verilog, а не VHDL?

Синтаксис здатися правильними, важко сказати, без вихідного коду контексті.

Можливо, ви забули "починають" або інші заяви помилки, наприклад:

Завжди @ (posedge CLK)
Заява 1;
Заява 2;
Заява 3;

Потім вас чекає дивні помилки ...

 

[davyzhu]

Привіт всім,

Я знайшов відповідь сам,
[1] адреса має бути "дротах"
[2] Замінити "і" & &
[3] Міс "ENDCASE"
Остання редакція davyzhu по 11 серпня 2004 10:30; редагувалось 1 раз в цілому

 

[Arthurzss]

[3], якщо заяву порожній, ви повинні додати "," після нього.І використання "ENDCASE" покласти кінець справі вирок.

 

[davyzhu]

До речі, яка IDENT в ModelSim?

Він завжди в appares помилки компіляції.

Привіт,

Деві Чжу

 

[Big Boy]

IDENT коротка для ідентифікатора, як у "очікує ідентифікатора.

 

[gaonkc]

р-типу не можуть присвоїти дроту типу,
або використовувати & & & замість "і"