Проблема з установкою ModelSim

[Atena]

Привіт усім, і шкода, якщо я вже відправили цю тему в тому розділі.Я переінстальовано Типовий Sim версія 6.0a в моєму комп'ютері, а також отримала ліцензії файл із Xilinx.Коли я спробував змоделювати моя VHDL і обидва Verilog код з Типовим Sim, це показати код помилки: 103 ...(відмову в одержанні VHDL (Verilog) ліцензією).Я вважаю, що помилка має бути ліцензія файлу або розірвати, але я не знаєте, як зняти її, может кто-нибудь PLZ дайте мені керівництво за рішенням цієї проблеми.Велике спасибі заздалегідь.

 

[NanhTrang]

Вам необхідно завантажити останню версію на сайті ModelSim й запросити новий ліцензійний ключ.

 

[haneet]

Я думаю, це також можливо, що шлях до файлу ліцензії з modelsim це не правильно.PLS перевірити шлях до ліцензії, а також перевірити, якщо ліцензії закінчився ...

 

[master_picengineer]

haneet писав:

Я думаю, це також можливо, що шлях до файлу ліцензії з modelsim це не правильно.
PLS перевірити шлях до ліцензії, а також перевірити, якщо ліцензії закінчився ...

 

[FvM]

Здравствуйте,

Як я розумію, ви намагаєтеся робити змішаний мова моделювання.Ви впевнені, що Xilinx ModelSim ліцензія включає в себе цей варіант?Навіть при повній ліцензії ця опція повинна бути придбані окремо.Чи помилки також
з'являються при моделюванні VHDL тільки?

Привіт,
Франк

 

[haneet]

Як я розумію з питання Atena 2 намагається скласти КАДЕ в VHDL і Verilog, щоб перевірити, якщо будь-який з кодів компіляції ...
I DONT думаю Atena намагається використовувати змішаний мову ...але якщо це ваш випадок, то жоден з апаратних засобів надасть підтримку ...
guyz Поправьте мене, якщо я помиляюся ...

 

[ep20k]

Який modelsim версію Ви використовуєте?

http://www.xilinx.com/ise/verification/mxe_details.html

ep20k

 

[Atena]

FvM писав:

Здравствуйте,Як я розумію, ви намагаєтеся робити змішаний мова моделювання.
Ви впевнені, що Xilinx ModelSim ліцензія включає в себе цей варіант?
Навіть при повній ліцензії ця опція повинна бути придбані окремо.
Чи помилки також з'являються при моделюванні VHDL тільки?Привіт,

Франк