Потрібна пропозицію для ПЛІС FPGA інтерфейс

[Mkanimozhi]

Привіт експертів, потрібно розробити alogic який інтерфейс між двома FPGA, в мій перший ПЛІС з PCI інтерфейсом і мій другий ПЛІС, що мають власні програми, що є найкращим способом для взаємодії між цими двома, дизайн інтерфейсу повинні бути compactiable з PCI протокол. Маю на увазі використовувати DMA інтерфейс між цими двома, будь-які інші хороші методи проектування рекомендується. Спасибо та найкращими побажаннями, Kanimozhi.M

 

[Sink0]

Я думаю, найпростіше рішення буде місцевий 32 біт двобічної зв'язку паралельно .... Ви б у підсумку щось подібне PCI 9030 .... Ifyou є тонни запасних контактів можна imlement поперечних важелях. Cya

 

[YUV]

Я повністю згоден з Sink0 Якщо ви використовуєте PCI в якості інтерфейсу між FPGA, ви повинні реалізувати PCI контролер в другій чіп FPGA. Це займе додаткові ресурси FPGA. Місцеве 32 біт двонаправлений паралельний автобус виглядає набагато більш привабливим (і простіше) рішення.

 

[Mkanimozhi]

Дорогі друзі, мій перший FPGA мають PCI інтерфейс з моєю системою, а в другому FPGA У мене є програми, так що мені потрібно для передачі даних між першою FPGA, яка надає PCI інтерфейс до системи і другий FPGA з моїм додатком. З повагою, Kanimozhi.M

 

[farhada]

Все залежить від того, як Ви хочете підключити 2. Якщо у вас є проблеми з друкованої плати, ви можете розглянути простий високу швидкість двобічної зв'язку між 2-FPGA. Або, якщо все в порядку з наявністю багато сигналів відбувається між 2 ПЛІС, то ви можете використовувати паралельне з'єднання таких як OCP Перейдіть по цьому посиланню [/URL]), який є промисловим стандартом (це в основному для зв'язку між IP, але це може бути реалізовано від 2 ПЛІС, а). Ви також можете знайти цікаві статті про концепцію між FPGA зв'язку [URL = http://gradworks.umi.com/MR/07/MR07254.html] Вид документа ProQuest - високошвидкісного зв'язку між процесами архітектури ПЛІС апаратного прискорення молекулярної динаміки [/url] Але, все залежить від того, що ви хочете досягти, простий інтерфейс SPI може бути достатньо для багатьох додатків, якщо ваша швидкість не висока, але якщо ви хочете отримати повну Швидкість PCI між 2 FPGA, то вам доведеться або створити протокол самостійно або використовувати той, який працює для вас краще. Cheers, / Фархад Abdolian

 

[YUV]

Дорогі друзі, мій перший FPGA мають PCI інтерфейс з моєю системою, а в другому FPGA У мене є програми, так що мені потрібно для передачі даних між першою FPGA, яка надає PCI інтерфейс до системи і Другий FPGA з моїм додатком. З повагою, Kanimozhi.M

Я PCIe проект кілька років тому. Я не можу розкривати деталі, але в архітектурі взагалі була, як показано на малюнку. 1-й FPGA працює як локальний контролер шини і за умови, інтерфейси для синхронної пам'яті в одній платі та іншим FPGA, яка перебувала в окремій дошці. Насправді, ці інтерфейси (LB1, LB2) була абсолютно такою ж, як місцевий автобус PEX8311. Той самий набір сигналів і той же алгоритм спростили обмін даними між усіма цими пристроями. Написання доступу не було проблемою. Читання доступу зажадало трохи управління визнати сигналів і затримки даних. Як тільки архітектура системи невідомий, важко радити вам щось. Але PCI інтерфейс між двома ПЛІС, здається, не дуже розумно. Це просто трата ресурсів. Вона має сенс, тільки якщо ваш клієнт наполягає на цьому. Є багато інших зручних і простих рішень.

 

[Sink0]

Дорогі друзі, мій перший FPGA мають PCI інтерфейс з моєю системою, а в другому FPGA У мене є програми, так що мені потрібно для передачі даних між першою FPGA, яка надає PCI інтерфейс до системи і Другий FPGA з моїм додатком. З повагою, Kanimozhi.M

Як я вже говорив, просто створити локальну 32 біт паралельної шині. Візьмемо в якості довідкового PCI9030 або PCI9052 від PLX. Я думаю, що може бути найпростіше і надійне рішення. Єдиним обмеженням є те, що обидва ПЛІС повинна бути якомога ближче. Cya

 

[Mkanimozhi]

Шановні Фарада, YUV і Синько, спасибі за ур відповідей, але мені потрібно, щоб отримати більш чітке можу я отримати ур ідентифікаторами пошти, щоб отримати більше роз'яснень. Спасибо та найкращими побажаннями, Kanimozhi.M

 

[farhada]

Як я вже сказав, я не можу допомогти вам прямі питання, якщо ви відправляєте на ваші питання в цей список, я буду більш ніж щасливий допомогти. Cheers, / Фархад

 

[Mkanimozhi]

Добре мама, я розробила паралельно межі розділу двох FPGA, але коли я прочитав дані, дані значення збільшенням в останні 4 біта в 16-бітових даних, як я можу slove цієї проблеми. З повагою, Kanimozhi.M

 

[farhada]

Всякий раз, коли ви перевіряєте на автобусі, спробуйте зробити множинний доступ з різними значеннями, а потім прочитати їх. Ваша проблема звучить, як ви читаєте назад ті ж дані, але деякі з бітів шини є й інші джерела їх зміни. Це може бути пов'язано з вирішення конфлікту, неправильного часу на конвеєр і RD сигнал серед інших. BR, / Фархад

 

[lucbra]

Я хотів би запропонувати тимчасові проблеми. Ви розробили борту досить ретельно? Чи є узгодження протоколу між Tx і Rx?