Потрібна допомога по основним Verilog кодування - "за цикл"

[Renjie]

Привіт, хлопці, я намагаюся перевірити 5 * 5 множник, а два входи, необхідно, щоб охопити всі можливості. Таким чином, я використовую два цикли за наступними чином: модуль tb_mult5x5 (); обл [4:0] In А = 0, МОП = 0; проводу [9:00] продукту; ціле CLK, р; mult5x5 мульт (INA, INB, продукт) , початкова початися (INA = 0, In А

 

[tariq786]

Чувак немає годин! поставити годинник, як це початкова CLK

 

[Alosevskoy]

Я думаю, що проблема полягає не в сигнал CLK ... тому що вам не потрібно, щоб імітувати чисто комбінаційний множник ... Цикл ніколи не зупиняється, тому що умова завжди істинне. Давайте подивимося .... In А = 11110, 11111, 00000, 00001 .. і знову, і знову .... :-D (те ж саме актуально для МОП циклу) для вирішення нескінченного циклу необхідно розширити Інна та МОП ще один біт і надіслати на Вашу множник тільки In А [4:0] і МОП [4:0]. Удачи!

 

[tariq786]

Ви також можете налагоджувати цього сигналу глядачеві інструмент, який ви моделювання с. Якщо це не допоможе, дайте мені знати

 

[Renjie]

Спасибі, хлопці, я вирішив її!

 

[tariq786]

Чи можете ви пояснити докладніше, як ви її рішення і те, що було точної завдання, так що ми всі виграємо. Спасибо

 

[Renjie]

Звичайно, точно так само, як Alosevskoy зазначив, МОП становить 5 біт, проте в за цикл, граничні умови МОП