Y
yourcheers
Guest
Привіт, у мене виникли питання щодо сигналу силу в Verilog. Коли я змушую сигналу на певною ієрархією я бачу, що значення сигналу зворотного передачі слів теж. Як я можу контролювати це? Наприклад: модуль створює модуль B & C. Вихід модуля B підключений до входу модуля C. Коли я змушую значення на вході модуля C, я бачу, що значення знаходить своє відображення в модулі B також. Через це поведінки деяких тверджень стає спрацьовує в модулі B, я хочу, щоб уникнути цього, будь-які пропозиції??? Спасибі, Chiranjeevi