Питання про розробку компаратора гістерезис

[Guest]

привіт,
Я проектування гістерезис компаратора з 0.6um CMOS.Схема класична топологія які я говорив з книги "CMOS Analog Design ланцюга" Філіпа Е. Аллена і Дугласа Р. Хольберга.Гістерезис компаратора здійснюється позитивний зворотний зв'язок у стадії введення високим коефіцієнтом посилення, відкриті компаратора циклу.Pls.див прикладену схему.

У моделюванні, я виявив гістерезис чутливі до невідповідності в стадії введення.наприклад, якщо я поставив differtial пару вхідний каскад на 4% невідповідності, гістерезис буде disapeared.Це серйозне питання, beasue в моєму розумінні, 4% невідповідність є нормальним для процесу CMOS.

Чи можна надати будь-яку ідею, щоб поліпшити невідповідністю питання на ньому?

Спасибо заранее!

 

[sunking]

1.підвищення хвоста поточний
2.ретельне розташування <1% невідповідності

 

[Guest]

Привіт Sunking,
Спасибі за корисні пропозиції.Woiuld ви PLS.поясніть метод "2. ретельно формат <1%" невідповідність ясніше?

Це означає, якщо я можу макет уважно, наприклад, використання техніки тяжкості, вона може бути скорочена до <1%?

Для 0.6um CMOS, в nnormally, якщо я невідповідність аналізу, в якому співвідношенні невідповідності, наприклад, 1%, 10%, або на 15% я повинен враховувати при моделюванні?

Спасибо заранее

 

[sunking]

Зробити стадії введення великих З і L, то центр ваги symmetrcal itechnique.
% 1 OK