Перевага використання Div-2 дільників частоти

[ur72]

Привіт всім, мені цікаво, якщо бажано, щоб конструкція дільника частоти для синтезатора частоти PLL тільки з 2 ^ дільників п. Чи є які-небудь переваги (швидкість, розсіюється, легкого впровадження в CMOS, шум ,...) уникнути цифрових лічильників або інших не поділ на два блоки? Заздалегідь дякую! Алекс

 

[hmsheng]

Переваги: [б] Висока швидкість: [/B] оптимізувати перше divde-на-2, навіть CML схема може бути використана, якщо швидкість протягом декількох ГГц; [б] Низька розсіює потужність: [/B] приділяти більше струм на першій divde-на-2, менше на інших, так що це енергоефективний, [б] Малий розмір: [/B] дизайн низькій частоті ділення на 2 з TSPC ланцюга [б] Простота впровадження: [/B] просто підключіть ділення на-2,

 

[rfsystem]

Недоліки: 1. Накопичення джиттера в 2 ланцюга дільника. 2 ^ N не завжди відповідає VCO посилатися на ставлення частот