T
Tomby
Guest
Здравствуйте,
Я синтезовані і виконати переказ, карти, місце проведення та маршрут для VirtexE FPGA в ISE5.1i але коли я намагаюся моделювати Netlist що ISE5.1i генерує разом з SDF файлу я отримати ці помилки.
# Time: 1733 к.с. ітерація: 0 інстанції: / uart_tb/uart_top_postsim/u_550_linectlreg_3
# ** Error: C: / Xilinx / Verilog / SRC / simprims / X_FF.v (54): $ Setup (negedge CE & & & (ce_clk_enable == 1): 1265 к.с., posedge CLK: 1733 к.с., 686 к.с.);
Він каже помилка при установці час менше, ніж вона повинна бути.Xilinx Якщо не подбати про це автоматично, коли це відображення і маршрутизації фактичного FPGA забезпечити всі налаштування і провести час всі блоки беруться до уваги?
Tomby
Я синтезовані і виконати переказ, карти, місце проведення та маршрут для VirtexE FPGA в ISE5.1i але коли я намагаюся моделювати Netlist що ISE5.1i генерує разом з SDF файлу я отримати ці помилки.
# Time: 1733 к.с. ітерація: 0 інстанції: / uart_tb/uart_top_postsim/u_550_linectlreg_3
# ** Error: C: / Xilinx / Verilog / SRC / simprims / X_FF.v (54): $ Setup (negedge CE & & & (ce_clk_enable == 1): 1265 к.с., posedge CLK: 1733 к.с., 686 к.с.);
Він каже помилка при установці час менше, ніж вона повинна бути.Xilinx Якщо не подбати про це автоматично, коли це відображення і маршрутизації фактичного FPGA забезпечити всі налаштування і провести час всі блоки беруться до уваги?
Tomby