Надання вкладу в спартанських 3e FPGA - кожен рядок в наступні posedges з годинника

[dll_fpga]

привіт, я роблю проект стиснення зображення, я використовував MATLAB для перетворення зображення в шістнадцятковий файл .... Тепер мені потрібно, щоб завантажити їх в ПЛІС. Hex файл виглядає наступним чином (лише 8 рядків, поданим нижче. ..) 9f93969795919294 9f93969795919294 a09793939796938e 9e95918e97959193 9e9b958e95939292 9e9d938f9090938f 979a9691938d9192 9e9b958e95939292 .......................... також ..... близько 16000 рядків .... Мені потрібно для введення першого рядка цього файлу в перші години posedge ... Другий ряд на другому posedge від годинника ... і так далі .......... Як це можна зробити? Пам'ятайте, що це не для моделювання ...... але завантажити їх в наявному обладнанні ....

 

[TrickyDicky]

Тоді у вас є два варіанти: 1. Завантажити всі дані в ROM, тому він є фіксованою і не змінюється на FPGA та просто завантажує його при включенні харчування. 2. Вирішіть, як ви хочете передавати дані з ПК (RS232, 422, Ethernet і т.д.) і реалізації контролера для цього інтерфейсу.

 

[shnain]

Здравствуйте, Ви можете просто реалізувати модуль FPGA, що спілкуватися з вами конструкція верхнього рівня, цей модуль буде містити вище значення жорстко, і після скидання він почне надавати стимули для вашого дизайну на кожному + Ive краю, ви можете циклом, якщо Вам потрібно або зупинитися, або тригера подразників модуль за допомогою зовнішнього комутатора ... є багато можливостей. Удачи!

 

[dll_fpga]

Тоді у вас є два варіанти: 1. Завантажити всі дані в ROM, тому він є фіксованою і не змінюється на FPGA та просто завантажує його при включенні харчування. 2. Вирішіть, як ви хочете передавати дані з ПК (RS232, 422, Ethernet і т.д.) і реалізації контролера для цього інтерфейсу.

привіт trickydicky, FPGA Моя порада USB, а RS232 ..... Чи можете ви Поясніть, як може бути розроблений контролер? Чи можете ви перелічити всі можливі альтернативи ....[ COLOR = "Silver"] [SIZE = 1 ]---------- Поштові додали о 14:25 ---------- Попереднє повідомлення було о 14:20 ----------[/SIZE] [/COLOR]

Здравствуйте, Ви можете просто реалізувати модуль FPGA, що спілкуватися з вами дизайну верхнього рівня, це Модуль буде містити вище значення жорстко, і після скидання він почне надавати стимули для вашого дизайну на кожному + Ive краю, ви можете циклу, якщо вам потрібно або зупинитися, або тригера подразників модуль за допомогою зовнішнього комутатора ... є багато можливостей. Удачі!

Але файл не можуть бути розміщені в ПЗУ, як кожен рядок файлу 64bits і 1600 Є такі рядки .....

 

[TrickyDicky]

Це буде від вас, щоб знайти технічні характеристики протоколу, який ви хочете використовувати для передачі даних і створення контролера. Ви можете бути в змозі знайти один на opencores.org. В іншому випадку вам доведеться коду самостійно. Наскільки я розумію, USB є дійсно важко протоколу до реалізації на ПЛІС. Це буде залежати від вашої дошки, які варіанти у вас є щодо механізмів передачі.

 

[shnain]

Що FPGA / рада ви використовуєте?

 

[dll_fpga]

Це буде від вас, щоб знайти технічні характеристики протоколу, який ви хочете використовувати для передачі даних і створення контролера. Ви можете бути в змозі знайти один на opencores.org. В іншому випадку вам доведеться коду самостійно. Наскільки я розумію, USB є дійсно важко протоколу до реалізації на ПЛІС. Це буде залежати від вашої дошки, які варіанти у вас є щодо механізмів передачі.

Чи є можливість для мене використовувати для chipscope ж .... так що chipscope буде спілкуватися з моїм дизайном і забезпечують входи ... Невже це можливо .... (Близько 1600 рядків даних (кожний рядок 64 біт) повинні бути передані в розробку ...) або ж Xilinx coregen може допомогти мені ?....[ COLOR = "Silver"] [SIZE = 1] - -------- Поштові додали о 15:57 ---------- Попереднє повідомлення було о 15:21 ----------[/SIZE] [/COLOR] [ QUOTE = shnain; 871341] Що FPGA / рада ви використовуєте [/QUOTE] спартанський 3E 16000?

 

[Tan]

Чи є можливість для мене використовувати для chipscope ж .... так що chipscope буде спілкуватися з моїм дизайном і забезпечують входи ... Невже це можливо .... (Близько 1600 рядків даних (кожний рядок 64 біт) повинні бути передані в розробку ...) або ж Xilinx coregen може допомогти мені ?....[ COLOR = "Silver"] [SIZE = 1] - -------- Поштові додали о 15:57 ---------- Попереднє повідомлення було о 15:21 ----------[/SIZE] [/COLOR] спартанський 3e 16000

CHipscope використовується для перевірки design.it не використовується для введення даних у device.However, ROM або LUT є кращим method.Just Creat LUT якому ви зберігаєте цінності і виклик значення, коли потрібно.

 

[lucbra]

Це буде від вас, щоб знайти технічні характеристики протоколу, який ви хочете використовувати для передачі даних і створення контролера. Ви можете бути в змозі знайти один на opencores.org. В іншому випадку вам доведеться коду самостійно. Наскільки я розумію, USB є дійсно важко протоколу до реалізації на ПЛІС. Це буде залежати від вашої дошки, які варіанти у вас є щодо механізмів передачі.

Це також буде залежати від частоти оновлення зображення. Це буде визначати швидкість передачі даних. Не забувайте, для реалізації FIFO, оскільки у вас є годинник області з питань перетину. З повагою

 

[dll_fpga]

CHipscope використовується для перевірки design.it не використовується для введення даних у device.However, ROM або LUT є кращим method.Just Creat LUT якому ви зберігаєте цінності і виклик значення у разі потреби.

мої дані про 64bits * 1600 ..... це можна зберігати так багато значення в ROM? ? Будь-який інший альтернативи

<span style="color: grey;"><span style="font-size: 10px">---------- Поштові додали о 16:21 ---------- Попереднє повідомлення було о 16:18 - ---------</span></span>

Це також буде залежати від частоти оновлення зображення. Це буде визначати швидкість передачі даних. Не забувайте, для реалізації FIFO, оскільки у вас є годинник області з питань перетину. З повагою

Припустимо, якщо я використовую основні USB для зв'язку з FPGA ... то я повинен бути в змозі відправити текстовий файл на FPGA, як ми будемо передавати дані на флешки ...? Чи це вимагає додаткового програмного забезпечення ?

 

[lucbra]

Вам необхідно для здійснення ROM з 2048 адрес (11 ліній) і 64-бітної шині шириною. Як пише TrickyDicky, USB не легко реалізувати, але це можливо. Якщо ви розумієте, деталі основного USB, він буде досить простий висновок даних у якості вхідних даних для стиснення проекту.

 

[dll_fpga]

Вам необхідно для здійснення ROM з 2048 адрес (11 ліній) і 64-бітної шині шириною. Як пише TrickyDicky, USB не легко реалізувати, але це можливо. Якщо ви розумієте, деталі основного USB, він буде досить простий висновок даних у якості вхідних даних для стиснення проекту.

вважаю, що якщо я додаю основних USB на мій дизайн ...... як можна я відправити текстовий файл в основний? це вимагає додаткового програмного забезпечення? чи це буде можливо для передачі даних з вікон прямо як відправити дані на флешки (флешки)?

 

[TrickyDicky]

ви не будете відправки текстового файлу у вигляді текстового файлу, ви повинні послати його в якості вихідних даних. так що вам доведеться деякий програмне забезпечення для перетворення тексту до даних до їх передачі.

 

[lucbra]

Вважаючи дані з основних USB 8-бітний: вам необхідно повторно організувати цю 8bit в пакет даних, який відповідає вашим вимогам (64 в ширину). Це означає, що USB-дані повинні бути синхронізована з основних USB на 8x швидше, ніж швидкість обробки годинник. Друге питання ви будете мати справу з: Як ви будете визначати початок пакету? Припускаючи, що ви включили "початок кадру" характер у перенесення зображення, ви зможете синхронізувати з даними, що зберігаються на флешки. Як я вже писав раніше, дослідження комунікаційний протокол, що ви хочете реалізувати, і багато ваших питання буде дана відповідь.

 

[dll_fpga]

ви не будете відправки текстового файлу у вигляді текстового файлу, ви повинні послати його в якості вихідних даних. так що вам доведеться деякий програмне забезпечення для перетворення тексту до даних до їх передачі.

Якщо б я міг отримати вершини FPGA ... може проблема бути спрощена? (передача даних з ПК) які можливі альтернативи, які я хотів би отримати там, щоб спростити своє завдання ...?

 

[TrickyDicky]

немає. ПЛІС не приходять з конкретними транспортними протоколами реалізовані вже. той до вас.

 

[dll_fpga]

немає. ПЛІС не приходять з конкретними транспортними протоколами реалізовані вже. той до вас.

Якщо передача режим PCI, то я можу використовувати Xilinx coregen для генерації PCI основних ..... для спрощення своєї роботи .... це можливо?

 

[TrickyDicky]

Так, але ви, ймовірно, Wouldnt повинні отримати Virtex для цього. У вас ще є, щоб дізнатися, як працює PCI інтерфейсу, але це, як правило, прості адреси / даних системи.

 

[dll_fpga]

Так, але ви, ймовірно, Wouldnt повинні отримати Virtex для цього. У вас ще є, щоб дізнатися, як працює PCI інтерфейсу, але це, як правило, прості адреси / даних системи.

добре ... І в цьому випадку ... Я б необхідно використовувати програмне забезпечення для зміни текстового файлу до необроблених даними знати? Так що перш за все дозвольте мені дослідження PCI. ... Я повинен передати будь-який додатковий документ за іншими, ніж протокол шини PCI, щоб виконати це завдання? Ви можете вказати ім'я будь-який хороший підручник для PCI?

 

[j_andr]

Я щось подібне, ми повинні були перевірити велике дизайн, який споживав майже всю пам'ять про stratix3 FPGA, у нас були стимули векторів породжених Matlab у файл; вхідні дані були завантажені кабель для програмування в редагований ПЗУ; Я вважаю такий підхід Можна з програмним забезпеченням Xilinx / пристрій; скрипта повторюються дії до кінця вхідного файлу: - зупиняє системний годинник, - говориться в першому 1K вхідних векторів з файлу Hex вхід, - завантажує їх у невеликий рум вхід, - дозволяє системі годин, вхід рум канали даних DUT, - DUT виході зберігається у вихідний 1К ОЗУ, - після 1024 годин системних годин заблокований, - поруч 1K вектора завантажуються з файлів, - вихідний барана скидається у вихідний файл - і т.д.; - ------ весело