$ Монітор системних завдань в Verilog

A

ASIC_intl

Guest
Чому $ монітора завжди пишеться в початковий блок?
 
Verilog синтаксис не говорить, що $ монітор завжди буде в початковий блок. Синтаксис говорить тільки близько $ монітора.
 
Привіт ASIC_intl, $ монітор, при кожному запуску, постійно стежить за значеннями змінних / сигнали, зазначені в списку параметрів і відображає всі параметри в списку, коли значення якого-небудь із змінних / сигнали зміни. Так як ця система безперервно контролює завдання значення, він повинен бути викликаний тільки один раз і, отже, вона, як правило, викликаються в початковому блоці з початковою блок також викликається тільки один раз під час довжина моделювання. Однак, це не обов'язково, що $ монітор твердження повинне бути викликана через початковий блок. Ви можете викликати його в будь-процедурний блок (як завжди блоку). Насправді, він може бути викликаний кілька разів у поєднанні з $ monitoron і $ monitoroff звітності. Сподіваюся, що це допомагає. З повагою, Saurabh
 
Він використовується для перегляду виходів у текстовому форматі на консолі
 
Ми можемо використовувати $ моніторингу і відображення в $ Verilog Це $ моніторі буде відображатися висновок, коли змінні зміни значень за часом, $ дисплей, як Printf заяву, в мові Сі.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top