S
Sobakava
Guest
У мене проблеми з наступним кодом:
Модуль має годинники входу.Це породжує деякі
заходів.Наприклад, мені потрібна рамка пульс
на виході (5 тривалість циклу) на кожний
56 циклів на годину.Існує один F1 виробництва.
Прийшов до 30 циклу, то вона буде
становити половину години.
F2 слід F1
І сигнал.
Але існують деякі небажані коротких імпульсів (X), як на F2:............................невизначений артикль
| 11111111 |_________| 11111111 |_____ годинник
_ | 111111111111111111 |_____________ F1
__ | 11111111 |_________| X |__________ F2/ / Я сподіваюся, що ця схема виглядає після штрафу представити
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Посмішка" border="0" />
/ /
Я думаю, из-за затримки годинники F1, F1 та години
стає на високому рівні (а).(потім F2 = F1 та години стає висока)
Я синтезувати це @ ltera FLEX EPF10K10 FPGA і я
см. (X) пульс (10ns шириною і ~ 1V амплітуда) @ 40Mhz годинник
У загальному і осцилографа.Виявляється також моделювання.
Як я можу усунути такі небажані сигнали в Verilog дизайн?
ПриветМодуль генератора (години, рамка, цикл, F1, F2);
введення годин;
виводу F1, F2;
рег F1;
виробництва [12:0] циклу;
рег [12:0] циклу;
вихідного кадру;
рег кадру;
присвоїти F2 = F1 &clock;завжди @ (posedge годин)
починати
цикл циклу = 1;
якщо (цикл <30)
F1 = 1;
ще
F1 = F1 ~;
якщо (цикл == 50)
кадру = 1;
якщо (цикл == 55)
кадру = 0;
якщо (цикл == 56)
цикл = 0;
кінець
endmodule
Модуль має годинники входу.Це породжує деякі
заходів.Наприклад, мені потрібна рамка пульс
на виході (5 тривалість циклу) на кожний
56 циклів на годину.Існує один F1 виробництва.
Прийшов до 30 циклу, то вона буде
становити половину години.
F2 слід F1
І сигнал.
Але існують деякі небажані коротких імпульсів (X), як на F2:............................невизначений артикль
| 11111111 |_________| 11111111 |_____ годинник
_ | 111111111111111111 |_____________ F1
__ | 11111111 |_________| X |__________ F2/ / Я сподіваюся, що ця схема виглядає після штрафу представити
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Посмішка" border="0" />
/ /
Я думаю, из-за затримки годинники F1, F1 та години
стає на високому рівні (а).(потім F2 = F1 та години стає висока)
Я синтезувати це @ ltera FLEX EPF10K10 FPGA і я
см. (X) пульс (10ns шириною і ~ 1V амплітуда) @ 40Mhz годинник
У загальному і осцилографа.Виявляється також моделювання.
Як я можу усунути такі небажані сигнали в Verilog дизайн?
ПриветМодуль генератора (години, рамка, цикл, F1, F2);
введення годин;
виводу F1, F2;
рег F1;
виробництва [12:0] циклу;
рег [12:0] циклу;
вихідного кадру;
рег кадру;
присвоїти F2 = F1 &clock;завжди @ (posedge годин)
починати
цикл циклу = 1;
якщо (цикл <30)
F1 = 1;
ще
F1 = F1 ~;
якщо (цикл == 50)
кадру = 1;
якщо (цикл == 55)
кадру = 0;
якщо (цикл == 56)
цикл = 0;
кінець
endmodule