Запуск VHDL в каденції

[jowong1]

Привіт,
мене цікаво, якщо хтось має досвід працює VHDL файли каденції середовища.Що я мав на увазі, полягає в тому, що ви написали кілька VHDL design.vhd в файл і потім імпортувати в supposingly каденцію і створити підрозділи і структурні і символ.Це, наскільки я отримав, але потім, коли я намагаюся моделювати його, я зіткнутися 2 проблеми:

1) Я не впевнений, що моя стимул, оскільки є VHDL є цифровим, і якщо я використовую аналогові навколишнього середовища, все в аналоговий.

2) Він продовжує говорити-то вроде цього "ERROR: Netlister: змогла спуститися на будь-який з думок, визначені у переліку тем:" привид cmos_sch cmos.sch особою структурного схематичне veriloga ahdl "наприклад в комірку I4 судового розгляду.", Но в мірою, особи та структурні cellview є, наприклад I4.

Чи можу я зробити щось неправильно?

Спасибо

 

[edaguy69]

Використання каденції LDV.

 

[spweda]

LDV більше не підтримується каденції.Він був замінений проникливий.

 

[gerryhsu]

spweda писав:

LDV більше не підтримується каденції.
Він був замінений проникливий.

 

[jowong1]

Привіт, я зробив IUS встановити пакет, але я можу лише роблять Verilog в AMSDesigner НЕ VHDL, що він не може спуститися до cellviews що я конкретно.З VHDL має погляди, як "особа" і "поведінку", я
пов'язувати один з моїх блоку на поведінку, оскільки воно behaviorally визначена, але вона каже, що не може спуститися в поведінці cellview.Шлях Чи створювати поведінка думка полягає в тому, щоб використовувати VHDL-In

Дякуємо за допомогу