Дуже дивна проблема потребує допомоги, PLS

L

lhlbluesky

Guest
я розробили SH (зразок-holde) схема, як показано на малюнку (Рис1). це consisits чотирьох TG і два буфера, в цю зміну сигналу, по-перше, S1 включений, і В, зберігається в С1 (тільки що подзвонив IN1), то, S2 включений, IN (не змінилося) зберігається в C2 (IN2 ). Через деякий час, S3, S4 в той же самий час, зчитування різниця IN1 і IN2 (fig2). тобто, S3 і S4 і той же сигнал. Спочатку, я використовую S3 і S4 на різні порти в макеті, і я додати stimilus в чотирьох портів, звичайно, S3 і S4 мають ті ж stimilus, S3 і S4,-мають однакову stimilus, і результат моделювання в порядку ( 12 біт). в той час як я хочу, щоб підключити S3 і S4, S3 і S4-зустріч окремо в макеті, так що тільки два порти необхідно. Проте, коли повторно моделювання, результат дуже погано, дуже різні, тільки 8 біт. Я впевнений, що, я тільки з'єднати їх разом в макеті з коротким проводом (fig3), більше нічого. але чому? Чому ж дозвіл мають такого великого скорочення? я cheched мого розташування, за винятком двох з'єднувальних проводів, ніяких інших змін зробив. але результат моделювання дуже дивно, може будь-який з допомогти мені? спасибі всім.
 
У fig3, тільки два stimilus додав, один для S3 (S4), по одному для S3-(S4-). я дуже потрібна ваша допомога, спасибо. [Розмір = 2] [COLOR = # 999999] Додано через 16 хвилин: [/ колір] [/ розмір] і після я підключити S3 і S4, S3 і S4, -, результат моделювання показує, що дозвіл спад починається вузол після першого перемикача (тобто, позитивний кінець буфера), але я не змінили цю частину, я тільки додав два коротких дроти як fig3 шоу. це дуже дивно, чому?
 
Чому не S3/S4 часу шаховому само, як і S1/S2? Ви повазі вбив / врегулюванні час, необхідний для підсилювачів для відстеження введення? Подивіться на внутрішні вузли, підсилювач + і - входи, і подивитися, якщо вони повною мірою врегульовані до наступного граничного комутатора. Може бути, ви тільки що додали занадто багато завантаження з яких-В джерела опір, або, може бути OUT2 просто потрібно більше часу, ніж ви дали (якщо OUT1 це добре, але OUT2 не є). Вони не схожі CAD схеми, так що ви можете також шукати якісь помилка в список сполук, які можуть бути коротке замикання вузлів і подвоєння ємності, або такі. Знову зондування проміжні вузли можуть показати це (вони повинні бути тимчасові різні, якщо ні, то ти підходиш близько до знаходження підключення помилки Б'юся об заклад).
 
за моїми системні вимоги, S3/S4 не раз-у шаховому порядку. Крім того, підсилювач + і - входи повністю погашена до наступного граничного комутатора, а дозвіл спад починається у вузол після першого комутатора (тобто, позитивний кінець буфера), але я не змінили цю частину. Дуже дивно, чому?
 
хто-небудь може мені допомогти, або дати мені кілька порад?
 
[Цитата = lhlbluesky] в чому причина? [/ Цитата] За допомогою свого S3, S4 перемикачі ви створюєте коротке замикання між 2 досить низька-резистивної виходів буфера. Припускаючи, повної симетрії, ви отримаєте центральне значення між 2 виходи. Усього симетрії, однак, є абсолютно ілюзорною, так що ви отримаєте якесь значення між ними.
 
привіт, erikl, я не розумію, що ви сказали, ви можете говорити на ньому більш чітко? спасибі.
 
[Цитата = lhlbluesky] привіт, erikl, я не розумію, що ви сказали, ви можете говорити на ньому більш чітко? спасибі [/ цитата] Так вибачте, lhlbluesky, я помилився. Моя помилка Я думав, ваш OUT1 і OUT2 було коротке замикання, теж. Вибачте ще раз! Я дійсно не знаю причину цього дивної поведінки. Постарайтеся з'ясувати, чи існує, можливо, є синхронізація проблемою, так як [я] dick_freebird [/I] вказано. І перевірити S1, S2 сигнали перемикання, якщо є (детальніше) перехресних перешкод від S3, S4, коли обидві пари замкнений. Чи є обидва + входи буферів постраждалих в рівній мірі деградації дозвіл, або по-іншому? Якщо по-різному, різні перехресних перешкод може бути причина. Буде сильніше рушійною S1, S2 щось змінилося? Немає більше ідей, в даний час, вибачте!
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top