Допоможіть мені перетворити цей код VHDL в Verilog

[brain123]

Може у мене за допомогою цього коду.
Це код VHDL я хочу конвертувати в Verilog.

інформація: DBus (8 біт даних InOut автобус)
sci_read (1 біт conrol сигналу)
ел (2 біт ел автобус)
гіг, ПКАП scsr (внутрішні 8 біт даних р-он)

VHDL код:
DBus <= (інші = 'Z'), коли sci_read = "0",
ще гіг, коли ел = "00",
ще scsr коли ел = "01",
ще ПКАП;

Допоможи перетворити його в Verilog.

 

[kaushiksangam]

Ви можете використовувати, якщо ще, якщо заяви зробити це в Verilog.

якщо (== sci_read 1'b0)
починати
DBus = 8'bzzzzzzzz;
кінець
інше, якщо (ел == 2'b0)
починати
DBus гіг =;
кінець
інше, якщо (ел == 2'b0)
починати
DBus = scsr;
кінець
Ьедт
DBus = ПКАП;
кінець

 

[brain123]

Мій DBUS є "InOut" порт, отже, за умовчанням він має тип мережі.Я не можу використовувати його всередині завжди @ () блок.Тому, якщо немає іншої заяви.Розкажіть іншим способом.

 

[tkbits]

Код:

призначити DBus =

(Sci_read == 1'b0)?
8'bzzzzzzzz:

(Ел == 2'b0)? Гиг:

(Ел == 2'b1)? Scsr:

ПКАП;