Допомога потрібна - Xilinx Spartan 3 Kit

[adilsaleem]

Може хто-небудь будь ласка, з'ясувати, що може бути можливо неправильно з кодом? Я зібрати і узагальнити його в Xilinx 6,1 для Spartan 3 комплект, після синтезу він показує всі операції введення-виведення в RTL схемою. Але коли я намагаюся відобразити його на ПЛІС з використанням . UCF файлу він не визнає входи і видає помилку

 

[echo47]

Що таке повідомлення про помилку? Що у вашому файлі UCF? Ми, можливо, буде потрібно, щоб побачити вашу HDL файли теж. Якщо ви не використовуєте файл UCF, воно обходиться без повідомлень про помилки? Чи можете ви побудувати інші проекти успішно, чи це ваш перший проект?

 

[adilsaleem]

Це не перший мій проект, я використовую його на довгий час. . UCF файл видає помилку "не чистих (и)" на лініях, де я вказав входів. Я думаю. VHD файли не можуть бути завантажені тут. Я постараюся, щоб відправити його до вас.

 

[echo47]

Постарайтеся з'ясувати, що між різними ваших попередніх успішних проектів та поточної клопітно проекту. Я Verilog хлопець, тому я, можливо, проблеми з використанням Вашого VHDL. Тим не менше, хтось, ймовірно, може допомогти вам. Якщо ваш VHDL і UCF дуже короткі, ви можете вставляти їх в повідомлення з "кодом" мітки, щоб зробити його більш зручним для читання. Або ви можете ZIP до декількох невеликих файлів і прикладіть його до повідомлення.

 

[adilsaleem]

Ось код файлу для цього

 

[echo47]

Привіт adilsaleem, у мене не було проблемою синтезу ваш VHDL і UCF файлів. Всі ваші UCF призначенням контактів працювало нормально. Може бути, ваш ISE параметрів проекту є невірними, або, може бути, у вас є зламаною версії ISE. Я використовую ISE 8.1.03i. Я вибрав цільового пристрою 3s200-4-ft256. Необхідно призначити контактний номер "CLK".

 

[comsians]

Спробуйте в ISE 8 версії

 

[agent_009]

або 8,1 ISE версії