[Допомога] всебічних знань про час стробування

[eexuke]

Шановні все,
В даний час я спрямованих на малопотужних цифрового дизайну, і я хочу знати, в глибині інформації на годинник стробування:
1) як можна CLK строб були описані в Verilog?
2) як CLK строб були синтезовані в області дизайну компілятора?
3) Яким чином можна проаналізувати Primetime воротами CLK?
4) як можна держави компілятора додати воротами CLK автоматично під час синтезу?
5) Є ще питання CLK строб?

Будь-які пропозиції, інформація, книги, статті, документи, веб-сайтів ....Ласкаво просимо!
Заздалегідь велике спасибі!

 

[eda_wiz]

eexuke пише:

Шановні все,

В даний час я спрямованих на малопотужних цифрового дизайну, і я хочу знати, в глибині інформації на годинник стробування:

1) як можна CLK строб були описані в Verilog?

2) як CLK строб були синтезовані в області дизайну компілятора?

3) Яким чином можна проаналізувати Primetime воротами CLK?

4) як можна держави компілятора додати воротами CLK автоматично під час синтезу?

5) Є ще питання CLK строб?Будь-які пропозиції, інформація, книги, статті, документи, веб-сайтів ....
Ласкаво просимо!

Заздалегідь велике спасибі!

 

[jackson_peng]

Див цей документ.
"Як успішно використовувати ворота Синхронізація в ASIC Дизайн, 2002, щільне";

він дає набагато уявлення про фонових дизайну строб-логіки.

Google його.можна легко знайти

 

[robin_su]

Ви можете звернутися продано за help.There це багато корисної інформації і введення в воротах цілодобово метод для економії енергії.Додано після 55 хвилин:Ви можете звернутися продано за help.There це багато корисної інформації і введення в воротах цілодобово метод для економії енергії.

 

[wkong_zhu]

1) годинник воротами, щоб зберегти владу в Verilog його часто використовують для gated_signal 'або' або 'і' істинного годин:
CLK = clk_en і clock_i;
CLK = ~ clk_en | clock_i;

, Коли система знаходиться в режимі очікування або сплячий режим, clk_en можна стверджувати, зупинити CLK, таким чином, щоб зберегти владу.

 

[freeinthewind]

Годинники стробування дати U добре, що це спосіб контролю влади consumption.but він може зробити помилки, якщо у не використовувати його properly.by чином, whizkid Метод неправильно.він використовує годинник дозволити, а не воротами годин.

 

[eexuke]

freeinthewind пише:

Годинники стробування дати U добре, що це спосіб контролю влади consumption.but він може зробити помилки, якщо у не використовувати його properly.by чином, метод whizkid є неправильним.
він використовує годинник дозволити, а не воротами годин.

 

[tukken]

Так, можливо Вирішити мережу кращий вибір

 

[Guest]

Ви повинні відокремити годин строб логіки в окремий модуль

і рука синтезувати їх.Тим часом, ви повинні перевірити терміни

із закритого годин ретельно.

eexuke пише:

Шановні все,

В даний час я спрямованих на малопотужних цифрового дизайну, і я хочу знати, в глибині інформації на годинник стробування:

1) як можна CLK строб були описані в Verilog?

2) як CLK строб були синтезовані в області дизайну компілятора?

3) Яким чином можна проаналізувати Primetime воротами CLK?

4) як можна держави компілятора додати воротами CLK автоматично під час синтезу?

5) Є ще питання CLK строб?Будь-які пропозиції, інформація, книги, статті, документи, веб-сайтів ....
Ласкаво просимо!

Заздалегідь велике спасибі!

 

[Guest]

продав у документами, ви можете знайти такі рішення!