Додатковий блок після синтезу

[sheikh]

Привіт Дорогі я написав код VHDL, а потім синтез його. В результаті синтезу містить одиницю, що це не в моєму шляху даних. (В доданому малюнку, між ADD / SUB і регістр, який підключений до нього). це FD (32 D_ff біт), могли б ви сказати мені, чому ISE виробляє цей блок після синтезу? і як я можу змінити наступний код, який, ADD / SUB підключення до REG_4 безпосередньо? З повагою, Мустафа

 mux4: mux_2x1_32bit порт карти (INPUT1 => C1_sig, INPUT2 => C3_sig, SEL => Select_1, OUTPUT => out_mux4_sig); процес (CLK) починати якщо (CLK = '1 'і clk'event), то якщо add_sub_0 = '0', то out_Add_sub_1_sig CLK, Rout => C4_sig);

 

[ads_ee]

Шейх, out_Add_sub_1_sig є регістр, який ви і ваше REG32_bit екземпляр. Sytnthesis виробляти саме те, що ви закодовані. Я не бачу проблеми. Якщо ви не хочете зареєструвати додатковий видалити Reg_4 інстанції та виконати завдання C4_sig