F
fede76pc
Guest
Привіт хлопці,
У мене трохи проблема, яку я знаю, кто-то (або, можливо, всі) ЕКС вирішують за мене.У мене є великі VHDL дизайну з декількох блоків, це можливо синтез кожен з них самостійно
і вони їх разом (я маю на увазі перш за єдиного synthetized блоків), в цілому дизайн замість синтез усього розробити єдиний час трудомісткий етап.
Большое спасибо
<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Круто" border="0" />
У мене трохи проблема, яку я знаю, кто-то (або, можливо, всі) ЕКС вирішують за мене.У мене є великі VHDL дизайну з декількох блоків, це можливо синтез кожен з них самостійно
і вони їх разом (я маю на увазі перш за єдиного synthetized блоків), в цілому дизайн замість синтез усього розробити єдиний час трудомісткий етап.
Большое спасибо
<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Круто" border="0" />