Довідка для NC-Verilog

[Aigneryu]

Я намагаюся використовувати NC-Verilog замість Verilog-XL, але коли я типу "ncverilog cell.v top.v" як те, що я зробив у Verilog-XL симулятор не почнеться, якщо я типу "ncverilog cell.v top.v + доступ + R "Крім того, якщо мені доведеться докласти осередку на основі Lib cell_lib.v для запуску моделювання, я пишу" `uselib Файл = / шлях / cell_lib.v" в моєму списку з'єднань, і Verilog-XL працює добре, а ncverilog не буде працювати з деякими попереджень. Справді, я виявив, що як тільки я поклав uselib синтаксису в моєму списку з'єднань, ncverilog не буде запущений. Як це може бути як це? Може хто-небудь мені допомогти? Або показати мені кілька прикладів, щоб використовувати NC-Verilog в режимі командного рядка.

 

[aramis]

[Цитата = Aigneryu] я намагаюся використовувати NC-Verilog замість Verilog-XL, але коли я типу "ncverilog cell.v top.v" як те, що я зробив у Verilog-XL симулятор не буде запущений, якщо я типу "ncverilog зверху. V cell.v + доступ + R "Крім того, якщо мені доведеться докласти осередку на основі Lib cell_lib.v для запуску моделювання, я пишу" `uselib Файл = / шлях / cell_lib.v" в моєму списку з'єднань, і Verilog-XL працює добре, а ncverilog не буде працювати з деякими попереджень. Справді, я виявив, що як тільки я поклав uselib синтаксису в моєму списку з'єднань, ncverilog не буде запущений. Як це може бути як це? Може хто-небудь мені допомогти? Або показати мені кілька прикладів, щоб використовувати NC-Verilog в режимі командного рядка. [/Quote] Як не дивно, може я задати вам питання? яка версія ncverilog ви використовуєте? і я думаю, `uselib є синтаксис Verilog-XL, а не так Verilog перевірити ваш документ ncverilog, щоб дізнатися про це. Крім того, замість використання "uselib я завжди використовувати синтаксис"-у шлях Lib "в якості внеску в ncverilog команду, він добре працює в попередньо-SIM! удача