Довідка: Питання про синтезі

[cheat0821]

Ось приклад:

завжди @ (posedge CLK або negedge скидання)
...
завжди @ (posedge EN negedge або скидання)
...

CLK є системним годинником, а це ще один Ан контролю сигналу
пов'язана з ДФФ
в CK PIN.
при синтезі, як стримати цього модуля?
Якщо АН повинні розглядатися в якості ще час, тому що це
пов'язано з ДФФ
в CK PIN?

Большое спасибо!

 

[jaydip]

yupp ..Що в імені ...АН або CLK або годинник ..Ви повинні розглядати її як ще одну годину ..

 

[sandy_711]

В момент, коли ви покласти posedge / negedge його слід розглядати як одну годину (за це не скидання сигналу).

 

[cheat0821]

Спасибі, хлопці, але я до сих пор запиту.
У моїй конструкції, Є багато такого роду сигналів, які
пов'язані з ДФФ
в CK PIN.Так що, як ви сказали, вони будуть розглядатися як годинник.Отже, це кілька годин асинхронні дизайн.
Я дізнався з паперу, які лише дозволяють години за модуль і створити сінхронізатор модуля для кожного набір сигналів, які передаються від однієї години домену в інший домен годин.Так що мій дизайн повинен бути повторно розділила.
Моя проблема полягає в тому, що там буде занадто багато модулів після повторного розділу, мій дизайн не більше одного, ви знаєте, я дякую його занадто тривіальними.
Чи є кращий спосіб для мого дизайну?А якщо ні,
то яким чином обмеження будуть додані нові годинники? (Я маю на увазі ті сигнали управління, хоча і
пов'язана з ДФФ
в CK Сцепляющій, деякі внутрішні генеровані.)

Дякуємо вам за допомогу.
З повагою

 

[jaydip]

якщо частота цього bloth годин (CLK
І EN) такі ж,
використовуйте тільки одну годину, і обмеження його від верхнього рівня порт ..

скільки годин, чи є у вас у вашій дизайн??вони всі різні частоти??якщо не годин більше, ніж 5, серйозні проблеми з вашим дизайн ..