Дизайн компілятора: Зростання частоти?

[master_picengineer]

Привіт всім, мені потрібно, щоб створити операційну синхронізатор принаймні на 20 ГГц. Я розробив DFF з компілятора дизайн і використання новітніх стандартів клітини бібліотеки. Для цього бібліотека обмежує максимальну частоту для простого DFF становить близько 1,3 ГГц. Я зрозумів, що я не можу йти далі по частоті і синхронізатор працюватиме на нижній рівень. [Б] 1 / Будь ласка, може хто-небудь сказати мені, як проектувати цифровий високошвидкісний (Multi-ГГц) пристроїв в VHDL. Хіба це можливо? [/B] , якщо не 2 / Як я можу будувати свою синхронізатор? Чи повинен я перейти до розробки її на рівні транзисторів зі звичайними аналоговими інструментами дизайну? Будь ласка, не соромтеся Poste відповідей. Спасибі велике, Cheers, Master_PicEngineer

 

[Fahmy]

Я думаю, вам доведеться створити його самостійно (на рівні транзисторів) і характеризують його і побудувати необхідний файл Бібліотека для цього тригера. Але ви повинні переконатися, що ця технологія використовується досить швидко для створення тригера на такій високій швидкості.