Деякі DC quesitions

[fan1200]

Я новий в округ Колумбія, і є questions.Plz мені допомогти.
Я хочу змінити Verilog HDL до Netlist, а потім змінити Netlist верстки.
Тепер я використовую дизайн бачення змін на мові Verilog Netlist.
Ось перший question.When я DC схеми, є помилка: не вдалося прочитати наступні бібліотеки цілі: ваш library.db
Чи можу я отримати бібліотеку з ливарного або Synopsys?
Друге питання:
Я займаюся дизайном лічильник, який має 2 години тій же частоті, але з фазою difference.When я округ Колумбія, і clock_ reset_ плаваючою (Вони не підключатися до будь-якої іншої мережі). Что-то не в порядку з Verilog HDL які Я написав?Велике вам спасибі.

 

[asicganesh]

Вам необхідно встановити бібліотеки посилання і шлях до цільової бібліотеки.Використовуйте наступні команди в dc_shell:

dc_shell> Встановити link_library_path $ SYNOPSYS/libraries/syn/lsi_10k.db

dc_shell> Встановити target_library_path $ SYNOPSYS/libraries/syn/lsi_10k.db

Ці стандартні бібліотеки, які приходять з DC ..Ви можете додати ці команди у ваш файл. Установчий файл також не набирати кожного разу ..Додано через 2 хвилини:Чи можете ви розробити ваш друге питання трохи більше з скріншот і ваші RTL ..

 

[fan1200]

Для asicganesh

Спасибі за Вашу відповідь.
Ти хочеш сказати, немає нічого про процесі, коли я можу змінити Verilog HDL до Netlist.

Secound питання

Додати файл
Вибачте, але Ви повинні увійти для перегляду цієї прихильності

 

[asicganesh]

fan1200 я не вам ..Я думаю, ви заплутався ..Існує звичайно ж стандартний потік / процес для створення Netlist ..

Target_library цілому необхідно вказати шлях до бібліотеці, у постачальника кремнію ..Пара бібліотек LSI, TSMC приходять з вбудованою DC, яка може бути знайдений на шляху ..При складанні карти, DC будуть вибирати функціонально правильно воротами з цієї бібліотеки і розрахувати терміни схеми використання доставлених з незалежними розробниками часу дані для цих воріт

З іншого боку бібліотеку посилання використовується для дозволу суб-дизайн посилання ..сподіваюся, що зараз вона очищає ваші сумніви.

Так що якщо у вас є конкретний постачальник бібліотек ..Ви повинні встановити ці змінні ENV вказати їхДодано через 15 хвилин:Чи можу я подивитися на RTL також ..

 

[fan1200]

Модуль лічильника (Out, out_, CK, ck_, RES, res_);

введення CK, ck_, RES, res_;
Потужність [7:0] Out;
Потужність [7:0] out_;Дріт CK;
Дріт ck_;
Дріт ВДЕ;
Дріт res_;
дріт [7:0] out_;
REG [7:0] Out;призначити ck_ = ~ CK;
призначити out_ = ~ Out;
призначити res_ = ~ ВДЕ;Завжди @ (posedge CK) почати
якщо (Res == 1'b1 & res_ == 0)
Вийти <= 8'h0;
ще
Вийти <= OUT 8' h1;
кінецьENDMODULE

 

[asicganesh]

Спробуйте видалити ck_ і res_ якості вхідних портів ..

сподіваюся, що вирішить робити ..

 

[fan1200]

Як видалити ck_ якості вхідного порту?
Я видалити res_ як вхідний порт.
Модуль лічильника (Out, out_, CK, ck_, RES, res_);

введення CK, ck_, RES, res_;
Потужність [7:0] Out;
Потужність [7:0] out_;
Дріт CK;
Дріт ck_;
Дріт ВДЕ;
Дріт res_;
дріт [7:0] out_;
REG [7:0] Out;

Завжди @ (posedge CK) почати
якщо (Res == 1'b1 & res_ == 0)
Вийти <= 8'h0;
ще
Вийти <= OUT 8' h1;
кінець

призначити out_ = ~ Out;

ENDMODULE

Але як писати диференціального сигналу в якості вхідного порту?

Я намагаюся писати, як завжди @ (posedge CK і negedge) починається
але це помилка.
Чи можна мені допомогти?

 

[asicganesh]

fan1200 U генерувати Зсунутий по фазі CLK і скидання всередині ..

U Dont необхідно як правою вхідний ..Зміна ур такий код ..
---------------
Модуль лічильника (Out, out_, CK, Res);

введення CK, ВДЕ;
Потужність [7:0] Out;
Потужність [7:0] out_;
-------------

 

[fan1200]

До asicganesh

Я розробляю систему, яка повинна використовувати диференціального сигналу. Тому, перш ніж лічильнику є щось, що сигнали з якого диференціальні сигнали, як вхідний сигнал у лічильнику.

 

[asicganesh]

fan1200

Добре, тоді Dont управляти цими введення Пен (ck_ і res_) у вашому RTL ...

Дозвольте мені знати, якщо U як і раніше, стикаються з тією ж проблемою після синтезу ..

Модуль лічильника (Out, out_, CK, ck_, RES, res_);

введення CK, ck_, RES, res_;

Потужність [7:0] Out;
Потужність [7:0] out_;

Дріт CK;
Дріт ck_;
Дріт ВДЕ;
Дріт res_;
REG [7:0] out_;
REG [7:0] Out;

Завжди @ (posedge CK) почати
якщо (Res == 1'b1 & res_ == 0)
Вийти <= 8'h0;
ще
Вийти <= OUT 8' h1;
кінець

призначити out_ = ~ Out;

ENDMODULE

 

[fan1200]

Завантажити це результат постійного струму.
таким портом ck_ НЕ connet ні до чого.

Що мені робити?
Вибачте, але Ви повинні увійти для перегляду цієї прихильності