Дай мені руку

[smartwang]

Я реалізував DSP основною в FPGA Altera Stratix.
Але я вважаю, він може працювати тільки 30MHz,
Як я можу підняти свій frequnecy?і скільки взагалі?

 

[Hock]

намагаються використовувати посилюються з synplicity від presission Синтез з наставником для оптимізації вашої RTL дизайн.
Ви також можете використовувати Flor верстат в ручному режимі для зменшення критичного шляху.
це більше Guss роботи, але може дати вам хороший результат.
Hock

 

[visualart]

який FPGA Do U вибрати?
U Ur поклав годинник на цілий PAD годинник?
Перевірте їх і відновити ур проекту.

 

[nand_gates]

Привіт,
Якщо ви можете надіслати мені ур RTL Core DSP, ймовірно, я можу вам допомогти.
Тому також швидкість вирішення ур стилю!

-nand_gates

 

[eziggurat]

Спробуйте, і зробити його основі блоку.

 

[Guest]

Може бути, Ви можете змінити свій стиль кодування Альтера пристрій

і ви можете використовувати logiclock quartusii щодо збільшення робочої частоти.

smartwang пише:

Я реалізував в основний DSP @ ltera FPGA Stratix.

Але я вважаю, він може працювати тільки 30MHz,

Як я можу підняти свій frequnecy?
і скільки взагалі?

 

[bibo1978]

Ви повинні мати методологію терміни закриття, в основному це буде залежати від "Скільки у втрачайте свій годинник"
Після все, що ви повинні використовувати гарну методологію кодування стилі "палиця з повторної методичного керівництва книги", якщо ваш дизайн мають неминучі асинхронні події.
В загальному, ви можете задовольнити свого часу відповідно до результату тактову частоту необхідного співвідношення тактова частота:
іноді вона може бути вирішена з застосуванням великих зусиль на рівні "Подбай PAR результат завжди знаходяться 10% менше, ніж whatyou буде отримати на обладнання", це 10% може бути зроблено з більш високим зусиллям на рівних, багатоходових пар.
Якщо ви пропустили з 20% до 75% U можуть застосовуватися обмеження термінів критичного шляху, статичний часовий аналіз для розробки "критичний шлях", перевірте вашу модульної конструкції в ППН, застосовуються розміщення обмежень "floorplanning", rgister дублювання при великих розгалуження, синтез інструменту зусиль і глобальні обмеження термінів, розглянемо деякі конвеєрна.
Якщо ви пропустили його так багато, наприклад, ви хочете 100 МГц, і ви отримаєте 30 більш ніж на 100%, то я вважаю, ви повинні перевірити ваш ієрархічних дизайном, стилем, обмеження синтезу інструменту, розглянемо конвеєрну для всієї модулі дизайн, змінити Всього дизайну.

 

[Guest]

Перевірити найбільш важливих шляхів у Ку (AT) rtus.Тоді почніть оптимізації коду (наприклад, конвеєрна), коли справа стосується цих шляхів.