Годинник працює, NCVer | Журнал проблеми, Oneshot від

[jelydonut]

це проблема їм з .. У мене є годинник працює і в той же час моделювання як фронту я депозиту від 1 до говорять "сигнал". Тоді я намагаюся створити Oneshot від нього .. так .. завжди @ (posedge CLK) signal_dly

 

[AlexWan]

привіт, я думаю, jelydonut sturcture з ДФФ: завжди @ (posedge CLK) signal_dly

 

[cnspy]

Завжди @ (posedge CLK) signal_dly

 

[AlexWan]

[Цитата = cnspy] завжди @ (posedge CLK) signal_dly

 

[cnspy]

Я не думаю так. до clk.rising, зміни значення сигналу. використання "asssign" signal_dly буде змінити його значення. Але завжди блок з CLK, signal_dly не зміниться.

 

[AlexWan]

[Цитата = cnspy] Я так не думаю. до clk.rising, зміни значення сигналу. використання "asssign" signal_dly буде змінити його значення. Але завжди блок з CLK, signal_dly не зміниться. [/Quote] привіт, cnspy Спочатку, я також не можу в це повірити. Тоді я пишу блоку та імітації. Так що якщо у вас є час, ви можете зробити це у вашому симуляторі, і порівняти різні інструменти. Розкажіть, будь ласка, ваш результат! Удачи!

 

[cactus_studio]

Привіт, jelydonut, Ви маєте рацію, це Oneshot Oneshot circuit.The імпульсу generateing в EDGE підвищення "сигнал". Я моделюється його і вихідний код додається. Я моделюється його в Nc-Verilog, тому деякі зміни можуть бути зроблені в ModelSim. CAC модуль Oneshot; р signal_dly, сигнал CLK; параметр затримки = 1; початковій почати # 5; CLK = 0; назавжди CLK = # 10 ~ CLK; наприкінці початкової почати # 7; сигнал = 0; назавжди сигналу = # 20 ~ сигналу ; кінець завжди @ (posedge CLK) signal_dly