Годинники поділ з VHDL?

[martur]

привіт в мене є проблема з VHDL. Справді, я wrot testbench файл для імітації моєї конструкції. в цьому файлі я необхідно призначити особливу цінність для сигналу протягом певного periode. так що я використовував такі вирази: CLK

 

[FvM]

Якщо проект присвячений недавній сім'ї FPGA, ви повинні використовувати PLL множення. В іншому випадку, немає ніякої хорошому сенсі. Затримки логіка осередок може бути використана, але в значній мірі залежить від процесів, напруги і температури ("PVT") варіації. Або пропозицію в 4 рази більше високій тактовій частоті.

 

[preet]

Шановні Мартер, Ви повинні реалізувати лічильник бітів п, якщо потрібно розділити будь-які годинники на 2 в ступені н-ролу. якщо у вас є specfic вимога частоти скажіть мені докладно вхідних частота, вихідна частота і "на" час З повагою Preet

 

[alexan_e]

якщо у вас є specfic вимога частоти скажіть мені докладно вхідних частота, вихідна частота і "на" час

OP було ясно, про вимоги, у нього є годинник з періодом 100 нс (10 МГц), і він хоче використати затримки 25ns який періоду 40МГц так як МКО сказав, що він може використовувати внутрішній множник тактовою частоти при наявності або зовнішні годинник 40 МГц. martur, ми припускаємо, що 100 нс CLK в даний час основний (найвищий) тактовою частоти доступні у вашій системі, а не годинник, який вже поділений. Алекс

 

[TrickyDicky]

Шановні Мартер, Ви повинні реалізувати лічильник бітів п, якщо потрібно розділити будь-які годинники на 2-н-влада. якщо у вас є specfic вимога частоти скажіть мені докладно вхідних частота, вихідна частота і "на" час З повагою Preet

І це тільки добре, якщо ви використовуєте виходу цього лічильника, як годинник включити у вашому домені годинник бази. Як правило, погана практика, щоб використовувати вихід з врозріз з годинником інших регістрів. Це набагато безпечніше використовувати PLL

 

[preet]

Шановні TrickyDicky, плз розробки вашої точки з прикладом. Це дозволить мені краще зрозуміти. З повагою, Preet

 

[TrickyDicky]

Я не маю приклад - це просто погана новина використовувати лічильник як годинник для інших пристроїв. Він може працювати в рази, але може стати ненадійним без попередження і залежить від температури. Так замість того щоб використовувати його як годинник, використання в якості годинник дозволяють: [код] cnt_proc: процес (CLK) починати якщо rising_edge (CLK), то кол-

 

[preet]

Шановні TrickyDicky, наскільки я можу розділити з допомогою PLL Preet З повагою

 

[TrickyDicky]

стільки, скільки про держзакупівлі дозволить. Зверніться до документації для вашого FPGA. Зазвичай ви можете отримати що-небудь від декількох МГц до 100s МГц.

 

[jimmy_tag]

перевірити мої годинники дільника код: [URL = http://www.vhdlcodes.com/2010/08/vhdl-code-for-clock-divider.html] Все про VHDL кодів, PCB Проектування і AVR: VHDL код для годинника Divider [/URL]

 

[std_match]

перевірити мої годинники дільника код: [URL = http://www.vhdlcodes.com/2010/08/vhdl-code-for-clock-divider.html] Все про VHDL кодів, друкованих плат Проектування і AVR: VHDL код для годинника Divider [/URL]

Це добре в теорії, але і для практичного проектування вона більш корисна для генерації годинник включити (сигнал, що є високим лише на один такт) або використовувати PLL. Не рекомендується використовувати логіку / зареєструватися / тригер виходу, як годинник. Годинники дозволяють використовується, як це в VHDL:

 процес (CLK, rst_n), якщо rst_n = 0 ", потім - набір усіх регістрах, щоб скинути значення ELSIF rising_edge (CLK), то - це може бути корисно мати деякі матеріал тут - наприклад, встановлення породжених годин дозволяє нулю, якщо clock_enable = '1 ', то - робити свою роботу тут кінець, якщо; кінець, якщо, кінець процесу;

Коли clock_enable = 0 "процес буде тримати цю державу. Годинники дозволяють, як правило, проводиться тим же годинник у вигляді схеми, яка використовує його. Коли годинник дозволяють ви можете мати надійну систему з різними "годинник" (годинник дозволяє). Він ефективний тому, що всі тактується ж години.

 

[jimmy_tag]

Це добре в теорії, але і для практичного проектування вона більш корисна для генерації годинник включити (сигнал, що є високим лише на один такт) або використовувати PLL. Не рекомендується використовувати логіку / зареєструватися / тригер виходу, як годинник. Годинники дозволяють використовується, як це в VHDL:

 процес (CLK, rst_n), якщо rst_n = 0 ", потім - набір усіх регістрах, щоб скинути значення ELSIF rising_edge (CLK), то - це може бути корисно мати деякі матеріал тут - наприклад, встановлення породжених годин дозволяє нулю, якщо clock_enable = '1 ', то - робити свою роботу тут кінець, якщо; кінець, якщо, кінець процесу;

Коли clock_enable = 0 "процес буде тримати цю державу. Годинники дозволяють, як правило, проводиться тим же годинник у вигляді схеми, яка використовує його. Коли годинник дозволяють ви можете мати надійну систему з різними "годинник" (годинник дозволяє). Він ефективний тому, що всі тактується ж години.

код на мій сайт синтезованого . І це дає 100% потужності. Ви повинні спробувати це в першу чергу. А про годинник дозволяють, і можете безпосередньо додати сигнал на мій код ..

 

[TrickyDicky]

код на мій сайт синтезованого . І це дає 100% потужності. Ви повинні спробувати це в першу чергу. А про годинник дозволяють, і можете безпосередньо додати сигнал на мій код ..

Просто тому, що це synthesisable не означає, її хороша ідея, щоб навчити людей, що генерування годин в логіці є хорошою ідеєю. Ви повинні змінити його, щоб сказати, що "ор" слід використовувати в якості дозволяють будь-якій іншій внутрішньої логіки, а не як годинник.

 

[FvM]

Ви повинні змінити його, щоб сказати, що "ор" слід використовувати в якості дозволяють будь-якій іншій внутрішньої логіки, а не як годинник

Але він не призначений в якості одного циклу високою тактовою дозволяють, а не 50% пульсації робочий цикл розділений годинник. Взагалі, я можу представити кілька випадків, коли сказав годинник дільника служить те цілі, наприклад, генерації зовнішній вихід годинник для периферійних пристроїв, але більше тих випадках, коли годинник дозволяють буде переважно. Припускаючи, що у вас немає ФАПЧ для генерації годинник з нульовою затримкою, це може бути необхідно використовувати погано розділені годинник рішення для повільного домену годинник. Але терміни закриття домену сигнали перетину буде додати деякі додаткові зусилля дизайну. Назва кілька вводить в оману, до речі, тому що оригінальний пост насправді запитуючої годинник множення, а не поділ.