Генерація 27 МГц від 40 МГц вхідного тактового сигналу на ПЛІС

E

ep20k

Guest
Привіт усім, я хотів би генерувати 27 МГц від 40 МГц вхідний годинник на FPGA і поняття не маю, якщо це можливо. ПЛІС спартанського II XC2S100 від Xilinx. Будь-яка допомога вітається. ep20k
 
Ви можете укласти CLKDLL в Xilinx FPGA пристроїв. CLKDV_DIVIDE в ціле число. Ймовірно, вам буде потрібно поєднання CLKDLLs створити 27 МГц. Тому було б доцільно, щоб ближче частоти. (40MHz/1.5 = 26.7MHz) Нижче приклад з Xilinx керівництва. Сподіваюся, що це допомагає. CLKDLL CLKDLL_instance_name (. CLK0 (user_CLK0). CLK180 (user_CLK180). CLK270 (user_CLK270). CLK2X (user_CLK2X). CLK90 (user_CLK90). CLKDV (user_CLKDV). LOCKED (user_LOCKED). CLKFB (user_CLKFB) , CLKIN (user_CLKIN), RST (user_RST ));.. defparam CLKDLL_instance_name.CLKDV_DIVIDE = integer_value / / (1.5,2,2.5,3,4,5,8,16) defparam CLKDLL_instance_name.DUTY_CYCLE_CORRECTION = boolean_value / / ( TRUE, FALSE) defparam CLKDLL_instance_name.STARTUP_WAIT = boolean_value / / (TRUE, FALSE)
 
[Цитата = zzzyin] = 40MHz/1.5 26.7MHz) [/ цитата] Привіт zzzyin, я теж думав про це, але я хотів би мати 27 МГц: | Але все одно спасибі. Може бути, хтось ще ідеї? ep20k
 
Щоб використовувати PLL макрос в FPGA
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top