Ворота рівня моделювання

W

wisemonkey

Guest
Привіт усім, я намагаюся пройти підручник VCS, щоб отримати уявлення про те, ворота моделювання на рівні в мене вже є синтезованих дизайну (на яких я працював через останній семестр) Так що тепер я намагаюся питання (з Toshiba бібліотеки захистили теги в них) VCS + v2k-sverilog top.v tb.v design.postsynth.v-й ./lib/verilog/tc240c + libext +. tsbvlibp Однак я як і раніше отримують помилку, як погано шифрування в одному з бібліотеки файлів і на знак " захищено "Спасибі за будь-які пропозиції:)
 
немає. Я створив список з'єднань (design.postSynth.v-файл) за допомогою запису (формат Verilog) команда для dc_shell. На сьогоднішній день я не зараз процедура / команда для створення SDF файл. Завдяки [розмір = 2] [COLOR = # 999999] Додана після 18 хвилин: [/ колір] [/ розмір] Ось потік, що я зрозумів із загального читання і мої курси: (я впевнений Є частини, особливо після того, відсутня Синтез ласка, поправте мене) Дизайн (Verilog код письмового специфікації) функціонального моделювання (тільки файл дизайну і testbench) Синтез (площа / часу, що вказали на використання дизайну бібліотека з дизайном файл) моделювання Повідомлення синтезу (за допомогою тієї ж testbench як в кроці 1 і Список з'єднань файлу, отриманого на кроці 3 та бібліотеки джерел) Місце і маршрут (я ще вивчити її, однак, як багато я читав: автоматизований процес за допомогою інструменту і файл списку з'єднань)
 
хм може хто-небудь, дайте мені знати, якщо я роблю це правильно чи неправильно, так що я можу продовжувати читання / пошуку, якщо я помиляюся. Дякуємо за будь-які пропозиції
 
Анотування SDF або не має нічого спільного з повідомленням про помилку про шифрування. Чи можете ви навести точне повідомлення про помилку? Я, можливо, в змозі допомогти, якщо ви можете надати подробиці.
 
Звичайно, тут точно помилку: (після розбору декілька файлів правильно) [цитата] захищений код не був створений VCS - не може декодувати. Помилки [BE] Bad шифрування роботи шифрування за межами модуля або в іншій області. "./lib/verilog/tc240c/tsbMUXXprim.tsbvlibp", 7: маркер '`захищений'` захищені ^ [/ цитата]
 
Схоже, ваші зашифровані модель була зашифрована за допомогою інструменту, крім VCS. Може бути, NCVerilog або який-небудь інструмент FPGA? З мого досвіду шифрування інструмент від конкретних умов. Може бути, запитаєте свого постачальника / фабрики, який інструмент вони зашифровані його і подивитися, якщо вони можуть зробити це повторно для VCS? На жаль я не можу бути більш допомогти.
 
хм його на моїй машині університеті, тому я повинен поговорити з адміністратором лабораторії. Дякуємо за вказуючи на це:)
 
Ви можете використовувати write_sdf генерувати SDF файл зі свого dc_shell себе
 
[Цитата = asicganesh] Ви можете використовувати write_sdf генерувати SDF файл зі свого dc_shell себе [/ цитата] Я-то відсутня? Чому ви думаєте, SDF анотація не має нічого спільного з шифруванням проблема? За його повідомлення про помилку, VCS говорить він не зможе розшифрувати модуля (деякі примітивні клітини.) Навіть якщо SDF анотація не вдалося (яких у нас немає доказів) VCS, очевидно, не зможе розшифрувати щось. Це відбувається до SDF анотація. Розшифровка не вдається. SDF анотація мабуть не має нічого спільного з ним. Або я щось відсутній? Будь ласка, поясніть свою ідею більш докладно, щоб ми могли зрозуміти.
 
Погодитися з randyest. Слід інструменти ланцюга проблему, спробуйте ncsim.
 
Для мережевий проект, який я моделюється дизайн в RTL, повідомлення NGD і воріт рівні. Можливо, ви захочете глянути хоча я використав безкоштовний симулятор VHDL саме GHDL, http://bknpk.no-ip.biz/my_web/IP_STACK/synt_ngd_1.html
 
Дякуємо всім, особливо randyest. Бібліотеки були зашифровані за допомогою інтонації інструмента (ncverilog) і в мене не було ncverilog за замовчуванням в моїй PATH змінної. В усякому разі, що було зафіксовано шляхом редагування cshrc, тепер я можу змусити його почати моделювання з ncsim, а я кілька помилок для вирішення хоч повідомить ще раз, як я проходжу через ворота рівні завдяки моделювання Піні але я використовував FPGA інструменти для процесу Проте цього разу хотів слідувати повне ASIC потік [розмір = 2] [COLOR = # 999999] Додано після 39 хвилин: [/ колір] [/ розмір] Так що наступного питання: я припускаю, що це дуже важливо використовувати [код] згладжуватися і uniquify [/ код], якщо я модулі в інший файл? Thats точно, де я застряг в даний час, як я можу отримати список з'єднань, але я думаю, тому що я FIFOs поза дизайн (який я екземпляри в дизайні) я не можу відтворити їх правильно це? Або є що-небудь ще, що мені потрібно перевірити?
 
Привіт усім, я запит може хто-небудь повідомлення підручник для ncverilog - з особливим упором на рівні моделювання воріт. Я той, який я в даний час читати, якщо, який вирішує мою проблему я відправлю. Плюс це було б дійсно здорово, якби його не тільки команди, але, можливо, щось пояснити крок за кроком, можливо, з деяким еталонним дизайном. Ось ситуація: я читав 3 файли і створив список з'єднань для дизайну, який виглядає приблизно так [код] FIFO - DESGIN - FIFO [/ код] Кожен FIFO має свою власну пам'ять, але я не можу використовувати його в список з'єднань покоління (я ' м, не зовсім зрозуміло, чому, але як я знаю, спогади не повинні бути синтезовані), тому в основному, коли ncsim починається вона представляє з помилкою, як деякі порти не підключені, і я отримую помилку моделювання ідентичні функціональні помилки моделювання, коли я зіпсував FIFO сполук. Я знаю, ця інформація не може бути достатньо, щоб коментувати, але я хотів би просто підручник, а також, я постараюся подивитися. Спасибі
 
Виявляється, це не проблема з інструментами більше. Я використовував ncverilog правильно проте тепер він повинен бути налагоджений біля воріт рівня (так як функціональні перевірки та синтезу, виявляється, правильно). І, дивлячись на кількість сигналів в пост список з'єднань синтез, його складної і думати про налагодження так що зараз я перестав працювати на місце і маршрут, який був наступним у черзі.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top