Внутрішній FIFO?

M

mfarajma

Guest
Привіт,

Я ніколи не працювали з чіпів Xilinx і раніше, я була цікаво, якщо це можливо, щоб побудувати декілька "досить великої" (FIFO's 4Kx8bit) в мікросхемах і скільки місця б я, що займають для них?

Я подивився на severla документи,,, але я плутати про одне (і я не маю досвіду з Xilinx FPGA), я помітив у Virtex Spec.що вони мають CLBs RAM і блоків, ці різні ресурси, які можна використовувати, або я повинен використовувати,

Я високо ціную допомогу, поради і, можливо, посилання, з надати мені більш детально,,,

Велике спасибі,

Mo,

 
Najświeższa wersja Androida - 2.2, Froyo - trafiła lub wkrótce trafi do kolejnych 2 smartfonów. Dostępne są też aktualizacje systemu dla dwóch Xperii mini.

Read more...
 
Spartan і вершинні BRAM серії (Block RAM), який є дуже швидким і використовувати в якості одного порту або порту Dual істинний.Саме у блоках 2Kbits на спартанців я дивився, а може бути, більший на вершину.Вони також розповсюдили ОЗУ який в малих (64byte-менш) блоків, розподілених по всьому чіпу.BRAM також паритет, якщо ви хочете її.

Подивіться на http://www.xilinx.com

Git

 
Використання 4kbit блоку пам'яті (BRAM) в Xilinx, ви можете зробити 4Kx8 FIFO, використовуючи 8 BRAM в 1kx1-розрядної конфігурації!Використання розподіленої RAM не має ніякого сенсу.

 
Xilinx Virtex-II, Virtex-II Pro і Spartan-III сімей мають відносно біф блоку RAM.Кожен BRAM може бути налаштований як 2Kx8bit.Ви можете об'єднати дві Брамса і розробити 4Kx8bit FIFO легко.

 
Привіт

FIFO може бути побудована з використанням блоку баранів і CLBS також .. використанні CLB один ресурс прийняті, будуть ще ... 16 * 1 біт може бути збережений в 1 Лют і так більш ніж 3000 Лут споживатиметься на 4К * 8 .. и інші додаткові ресурси для боротьби і додаткові логічні FIFO ...

кожен блок ОЗП 4k розрядних порту Dual RAM .. так 512 * 8 біт можна побудувати uisng 1 блок пам'яті і тому тільки 8 баранів блоці буде використовуватися ... разом з деякої додаткової логіки для лічильників та інших побудувати в СНМП ...

в спартанських пристрій максимальної ширини налаштовується в одному блоці ОЗУ 16 .. Ура, якщо ширина йде на 7 буде потрібно 2 blockram ... тоді як у Virtex я не впевнений, але це Defenitely більш ніж 16 .. збільшення ширини причини Зменшення глибини блоці пам'яті.

сподіваємося, що вона допомагає

 
is right.

Так, TurboPC
права.

У Virtex-II Наприклад, BlockRAM є 512x32 -> 2048 x8 ... Так що з 2 Брамса у вас є 4Kx8bit FIFO.

У 2V3000 для exmple у вас є 96 Брамса так ... Ви можете мати 48 4Kx8bit FIFO, або одне з масових ~ 196Kx8bit, якщо вам необхідно використання пам'яті зовнішньої пам'яті

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Посмішка" border="0" />, you mention Virtex, forget about Virtex, they are old :sm11: so start looking to Virtex II o Spartan 2/2E docs.

Привіт mfarajma,
ви згадуєте Virtex, забути про Virtex, вони старі: sm11: так, щоб почати пошуки Virtex II про спартанських 2/2E Docs.

Це дуже легко Код FIFO (або асинхронний або синхронізація) і більшість синтезаторів в ці дні буде укласти BRAM для вас.

Привіт,

-maestor

 
Я згоден з TurboPC і maestor про використання Брамса для реалізації FIFO.

Але найкраще і просте рішення для реалізації FIFO використовується Xilinx Coregen FIFO.Вона сповнена налаштовується з точки зору ширини, глибини, прапори ...і ви зможете заощадити велику кількість час проектування, а також дати вам Xilinx поведінкові моделі.

Привіт

 
Дякуємо Вам за відповіді коментарі Хлопці, я дуже ціную вашу допомогу.Я недавно почав працювати на FPGA, і були в основному працюють над Altera (єдиний ресурс, я зміг знайти в околицях тут).Раніше, я зробив великий відносної проектів, але ТІЛЬКИ моделювання (за допомогою педалей Simulator / Altera Max Plus).
Тепер ми отримуємо деякий Xilinx плати, що я помічаю, є набагато більш потужним.Я буду дивлячись на них детальніше,,,

PS TurboPC: Ви маєте рацію в тому, що я трохи нового в цій області, і до жаль, тут, у нашому університеті є не дуже небагато (якщо такі є) експерти в цій Feild.Так що я, починаючи виду з нуля.

Я сподіваюся, ти не бачиш мене просять більше питань, ці основні новачка.

Велике спасибі всім.

 
Цей форум завжди готовий допомогти!

Ось кілька VHDL зразок коду для FIFO.Ram.vhd Один файл 'покаже вам, як оголосити' спільний 'ОЗУ без використання компонентів, які призначені для Altera і Xilinx.Інший файл 'fifo.vhd' є одним з основних прикладів FIFO.

Ці файли були синтезується допомогою synplify про спартанських 2,2 E, Virtex2, Startix, ...Я просто не розумію, чому він використовує розподілені барана Spartan3 ...

У будь-якому випадку ...Це для демонстраційних цілей ...

TurboPC
Вибачте, але Ви повинні увійти для перегляду цієї прихильності

 

Welcome to EDABoard.com

Sponsor

Back
Top