Є проект, який не може бути зроблено в VHDL, але тільки в ABEL для ПЛІС?

[buenos]

привіт є проект або високим рівнем функціональності, що не може бути зроблено в VHDL, тільки в ABEL для ПЛІС? Я не прошу про низький рівень деталей, таких як скидання тригера, але, наприклад, виробництва тієї ж послідовності сигналів на контактах, чи аналогічних випадків ... мій колега сказав мені, більшість наших борту клей-логіки проекту має бути зроблено в ABEL, бо не міг зробити те ж функціональністю (я не знаю, якщо вони Ment тільки низьким рівнем або тільки високий рівень теж, як дошка рівень логічної функції клею ) в VHDL.

 

[echo47]

Я ніколи не стикався з такою ситуацією. Програмне забезпечення синтезу HDL не зможе вивести деякі особливості пристрою (наприклад Xilinx XST не можемо вивести DDR тригер), проте програмне забезпечення завжди дає вам ще один засіб, використовуючи функцію, наприклад, шляхом створення екземпляра Бібліотека примітивної або застосування HDL атрибут.

 

[FvM]

Я думаю, це залежить від постачальника бібліотеки відображає особливості устаткування. Altera, наприклад, має HDL бібліотек для апаратних примітиви у вигляді осередків введення-виведення, які дозволяють контролювати будь-які можливі параметрів. Додаткові атрибути синтезу присутні деякі настройки.

 

[buenos]

було ISE. мій колега сказав, що немає вільних примітивної бібліотеки VHDL в ISE безкоштовно WebPack для цього. Це була логіка клею на платі процесора, забезпечуючи деякий скидання, і влада на послідовності. але моє запитання, ми повинні мати ці бібліотеки, щоб зробити те ж саме функціональне пристрій? ми дійсно потребуємо, наприклад, примірник DDR тригер? або, може бути, ми можемо вирішити це тільки з нормальним трюки мову?

 

[echo47]

На жаль, не дивіться, що я сказав раніше. Я просто помітив, що ви сказали, CPLD, і я думав FPGA. Вибачте. CPLD інструментів може відрізнятися від FPGA інструменти.