Правила | Останні повідомлення | теми RSS | Пошук | Реєстрація | Увійти

що складається Verilog ( "BEGIN" - "кінець") в коді G


Post new topic Reply to topic EDAboard.com Форум -> Електронні елементарні питання -> складаються Verilog ( "BEGIN" - "кінець") в коді G
Автор Повідомлення
davyzhu



Реєстрація: 23 травня 2004
Повідомлень: 521
Допомогло: 3
Розташування: Східні


Post 14 Вересня 2006 15:28

що складається Verilog ( "BEGIN" - "кінець") в коді G


Привіт всім,

Я хочу що складаються в коді Verilog GVIM.

Пропозиція Verilog код "починають" - "пара кінець". Чи є підручника говорять про те, щоб використовувати що складається в GVIM? І хіба GVIM підтримки "починають" - "кінець" пару складних? Спасибо!

До речі, мої GVIM версії 6.2.

З повагою,
Деві
Догори
Google
AdSense
Google Adsense




Post 14 Вересня 2006 15:28

Оголошення




Догори
Harmasha



Реєстрація: 03 Jan 2006
Повідомлень: 72
Допомогло: 4


Post 15 Вересня 2006 17:33

Re: розкладний Verilog ( "BEGIN" - "кінець") Код


Привіт,
Ви можете lcarify що складаються?

(Передбачаючи, що це відкриття розпочати і правильно його закриття з відповідної сторони, а потім
Gvim перевіряє тільки дужках складання.
Вам необхідно розробити кодування етики власне, щоб перевірити це.
Один зі способів має наміру.
починати
XXXX
XXXX
якщо (XXX)
починати
рррр
рррр
кінець
ще
починати
ZZZ
ZZZ
кінець
XXXX
XXXX
кінець

Надії Я очистив тебе.)
Догори
На арабською мовою Болгарська Каталонська версії Чеська версія Датські версії Німецька версія Грецька версія Англійська Версія Іспанська версія Фінська версії Французька версія Гінді версії Хорватська версії Індонезійської версії Італійська версія Іврит версії Японська версія Корейська версія Литовському мовою Латвійська версії Голландська версії Норвезька версії Польська версія Португальська версії Румунська мова Русская версия Словацька версії Словенська версії Сербська версія Шведська версії Тагальська версії Українська версія Вєтнамська версії Китайська версія
Post new topic Reply to topic EDAboard.com Форум -> Електронні елементарні питання -> складаються Verilog ( "BEGIN" - "кінець") в коді G
Сторінка 1 з 1

subj

text

Часовий пояс: GMT 1 година
Подібні теми:
Що робити "Стек", "CML", "LVDS", (6)
Як використовувати 2 "CLK" в одному "процесу"! ? (6)
"Активний" або "пасивний фільтр" в Desi PLL (7)
Як використовувати ВТС "dig_vco" в "ahdlLib"? (1)
може ", якщо" Замінити "для петля" у (16)
Як "Виділити все" в "VI"? (6)
"Сухий" і "розпакували" в Convers числення (1)
"Організатор" або "Лаг" в фазовий детектор? (4)
P & R тільки з "Файл ЛЕФ" і ніякої "Lib" (4)
Як міра "влада" і "КСВ" для мурах (4)


Зловживання | | Адміністратор | | Модератори | | Підтримайте нас | | Карта сайту
Тема RSS