синхронні і асинхронні

EDAboard.com Форум -> PLD, SPLD, GAL, CPLD, FPGA дизайн -> синхронних і асинхронних

Автор

Повідомлення

s_vlsi

Реєстрація: 16 травня 2006
Повідомлень: 21

26 травня 2006 13:56 синхронні і асинхронні

може хто-небудь сказати мені різницю між синхронним і aynsynchronous скинути з Verilog-код?
скидання яких ми повинні піти на? Питання

Thanks & Regards

Догори

sree205

Реєстрація: 13 березня 2006
Повідомлень: 421
Допомогло: 30

27 травня 2006 8:40 синхронні і асинхронні

Чому не у прочитати статтю скидає Кліффорда Каммінгс? Цей зв'язок скидає на папері, це допоможе ваше розуміння.

http://www.sunburst-design.com/papers/

Догори

louisnells

Реєстрація: 08 Май 2006
Повідомлень: 212
Допомогло: 13

27 травня 2006 13:27 Re: синхронні і асинхронні

У синхронному скидання відбувається тільки тоді, коли годинник активні (або на позитивних або збираєтеся-VE буде імпульс). тобто: ви повинні покласти сигнал скидання поки годинник краю зразки його.
Але в асинхронному Скидання Скидання відбувається миттєво.

Догори

zainmirza

Реєстрація: 24 грудня 2005
Повідомлень: 134
Допомогло: 32
Місце: Ісламабад

27 травня 2006 19:11 синхронні і асинхронні

PLZ також написати Abt тобто передачі синхронної і асинхронної передачі.

Догори

louisnells

Реєстрація: 08 Май 2006
Повідомлень: 212
Допомогло: 13

27 травня 2006 19:30 Re: синхронні і асинхронні

Якщо передача synchrounous там будуть якісь опорний сигнал (години), що робить однолітками, що бере участь у передачі кроком в унісон. ICSP зв'язку з програмістом ПОС ТК є синхронним, так як є посилання годин на ICSP.
У асинхронної передачі там не буде такого сигналу refernce. Наприклад RS232 НЕ тактового сигналу на-все.

zainmirza пише:

PLZ також написати Abt тобто передачі синхронної і асинхронної передачі.

Догори

dsocer

Реєстрація: 04 Квіт 2006
Повідомлень: 11

29 травня 2006 4:45 Re: синхронні і асинхронні

синхронна: завжди @ (posedge CLK)
починати
якщо (RST == 0) ......
інше ..............
кінець

асинхронні: завжди @ (posedge CLK або negedge RST)

Я думаю, синхронні краще в більшості програм.

Догори

sree205

Реєстрація: 13 березня 2006
Повідомлень: 421
Допомогло: 30

30 травня 2006 12:36 синхронні і асинхронні

Incase отримання асинхронного введення, спосіб зробити це без будь-яких синхронізації метастабільній подвоїти флоп асинхронного введення і використовувати результати другого флоп в дизайні.

Цей же метод застосовується також для обходу сигналу від однієї години домену в іншій.

Догори

Google
AdSense
Google Adsense

30 травня 2006 12:36 Оголошення

Догори

shankarmit

Реєстрація: 22 червня 2005
Повідомлень: 188
Допомогло: 8
Розміщення: Індія

30 травня 2006 14:13 Re: синхронні і асинхронні

Asynchornous скидання незалежно від годинника і скидання буде діяти ..

використовувати, якщо скинути = 1, то ..

ELSIF (всі дні (в) годинником) ..

У синхронних скидання .. тільки тоді, коли годинник активних (позитивних чи негативних) .. і скидання буде діяти

якщо (alwy (AT) clocl)
якщо (скинути) ..

На жаль я не в хорошій Verilog .. U писати таким чином ..

Привіт
Шанкара

Догори

eelinker

Реєстрація: 12 лютого 2006
Повідомлень: 571
Допомогло: 12
Розміщення: Персія

21 липня 2006 6:31 синхронні і асинхронні

В ім'я ---
diffrences є:
1) asynchronus не годинами і засновані на воротах затримку, а не фліп-флоп.
2) asynchronus не підтримується інструментів САПР, так що це не мудро розробки асинхронних.
3) для отримання додаткової інформації про проектування асинхронних відносяться до ASCnotes.pdf в мережі Інтернет.
привіт

Догори

vcnvcc

Реєстрація: 21 липня 2006
Повідомлень: 88
Допомогло: 1

21 липня 2006 9:21 Re: синхронні і асинхронні

декількох точках Abt Synch скидання. і асинхронного

1. Асинхронний скидання швидко порівняти для синхронізації, потрібно менше обладнання, займає менше влади, але
існує ймовірність того, порушення строків для скидання Async.

Догори

bansalr

Реєстрація: 22 грудня 2005
Повідомлень: 158
Допомогло: 13

21 липня 2006 10:19 Re: синхронні і асинхронні

Plz перейдіть на посилання нижче, щоб мати більш обговоренні Async Sync В.С.

http://www.deepchip.com/items/0396-01.html

Догори

kaustubhkhole

Реєстрація: 21 січня 2006
Повідомлень: 102

23 липня 2006 18:34 синхронні і асинхронні

Годинники і без години!
Це найпростіший Def .....

Догори

Хайтам

Реєстрація: 06 Июн 2004
Повідомлень: 225
Допомогло: 14
Місце: Єгипет

23 липня 2006 21:53 Re: синхронні і асинхронні

Привіт
Синхронний скидання коштів для зразків скинути з годинником краю (POS-небудь договором або)
Хоча Асинхронний скидання кошти для скидання коли все скинути стан є активним.
Найважливішим питанням asynchrounous скидання є те, що вона повинна E synchrnously віддалені від вхідних модуль скидання і це розглядається як питання про системної інтеграції.

Наступне Verilog правильний

Цитата:

синхронна: завжди @ (posedge CLK)
починати
якщо (RST == 0) ......
інше ..............
кінець

асинхронні: завжди @ (posedge CLK або negedge RST)

Для Digital Design IC, ми завжди користуємося asynchrnous скидання

Для синхронної передачі означає, що годинник сигнал передається з даними, у той час як один із засобів асинхронного немає годин інформації на всіх.

У asynchrnous передач, годинник реекстрагіруют FOM даних з використанням схеми CDR (за годинниковою відновлення даних), а потім дані синхронізовані з годинником приймача домен за допомогою 2 FF, принаймні

Спасибо

Догори